姓名：16020140096刘珣玥
转载自：http://mp.weixin.qq.com/s/Qwqdi39t3UUekCIkGTt7aA
有删节。

【嵌牛导读】：对于电源电压，DDR SDRAM系统要求三个电源，分别为VDDQ、VTT和VREF

【嵌牛鼻子】：尽 管DDR存储器在无需加倍时钟频率的情况下使数据传输率加倍，避免了PC板设计和布局的复杂性，但它要求有更严格的DC稳压、更高的电流和对端电源电压 (VTT)和存储总线电压(VDD)紧密的跟踪。新型串联端接逻辑(SSTL)拓朴的引入是用于提高抗噪性、增加电源抑制并使用更低的电源电压以降低功 耗。

【嵌牛提问】：JEDEC标准JESD8-9A(用于SSTL_2)定义了VDDQ、VTT和VERF以及驱动器/接收器规格以满足在VDDQ= 2.5 V (用于 DDR1)时的噪声容限。下面，我们看看这种接口以更好的理解VREF和VTT的需要是什么

【嵌牛正文】：
SSTL_2的接口具有下述特性：·DDR存储器具有推挽式的输出缓冲，而输入接收器是一个差分级，要求一个参考偏压中点，VREF。因此，它需要一个能够提供电流和吸收电流的输入电压端。·在驱动芯片集的任何输出缓冲器和存储器模块上相应的输入接收器之间，我们必须端接一个布线跟踪或带有电阻器的插头。VTT电源的电流流向随着总线状态的变化而变化。因此，VTT电源需要提供电流和吸收电流 (source & sink)，如图4中红 {MOD}和蓝 {MOD}箭头所示。由于VTT电源必须在 1/2 VDDQ提供和吸收电流，因此如果没有通过分流来允许电源吸收电流，那么就不能使用一个标准的开关电源。而且，由于连接到VTT的每条数据线都有较低的阻抗，因而电源就必须非常稳定。在这个电源中的任何噪声都会直接进入数据线。VTT 被用来从DDR控制器IC中获取电压，给数据总线和地址总线提供电源,VTT不直接应用在DDR器件上，而是在系统电源上（VTT和终端电阻都被集成到 DDR CONTROLLER上），因此不需要在电路图中额外标出。它的值通常设定大致等于VREF的值（在VREF上下0.04V浮动），并且随着VREF的变 化而变化。对于DDR1 SDRAM应用中的地址总线控制信号和数据总线信号都有端接电阻。需要一个没有任何的噪声或者电压变化的参考电压(VREF)，用作DDR SDRAM输入接收器，VREF也等于1/2 VDDQ。VREF的变化将会影响存储器的设置和保持时间。
为了符合DDR的要求并保证最优的性能，VTT和VREF需要在电压、温度和噪声容限上进行严密的控制以便跟踪1/2 VDDQ。在实际电路中，对于VREF的电压采取电阻分压的方式取得首先对图中的几个参数进行说明：
VDDM是IMX233中的电源管理模块引脚，作用是给DDR SDRAM提供2.5V的电压；VDD_DRAM和VDD_QDRAM的电压理论值为2.5V；SI2305是一个P通道的场效应管，ROTARYB是旋转编码器引脚。首先对图中的几个参数进行说明：
VDDM是IMX233中的电源管理模块引脚，作用是给DDR SDRAM提供2.5V的电压；VDD_DRAM和VDD_QDRAM的电压理论值为2.5V；SI2305是一个P通道的场效应管，ROTARYB是旋转编码器引脚。 图片发自简书App DDR颗粒的接受端比较特殊，它是一个差分放大器，其中的一个PIN脚连接Vref是固定，另一个PIN接在DDR控制器的发送端，发送端发送过来的信号，只要比Vref高，高过一定的门限，接受端就认为1，只要比Vref低，低于一定的门限，接收端就认为0。我们知道DDR的速率(电平的切换)是很快的，同时一个控制器会下挂很多颗粒，这就导致总线上的电流(电荷)来不及泄放和补充，这就需要将VTT在VOUT为高的时候，吸收电流，在VOUT为低的时候补充电流；以DDR2为例，当VOUT为高电平的时候，VOUT＝1V8，VTT＝0V9，电流b向处于增加的趋势，当VOUT为0，VTT＝0V9，电流a向处于增加趋势；一般DDR VTT的拓扑结构 图片发自简书App
VTT电源的内部结构 图片发自简书App
其中VFB为电压反馈端，SW为电压输出端；
结合DDR拓扑图来看，当VOUT为低的时候，由于a方向的电流处于增大的趋势，电感L会产生临时反向电动势，来抑制电流变化，这样导致VTT处的电源变小，进而导致VFB变小，上管导通，来补偿这个电流，直至流经电感的电流等于新的电流；
当VOUT为高的时候，由于b方向的电流处于增大的趋势，电感L会产生临时的反向电动势，来抑制电流变化，这样导致VTT处的电源变大，进而导致VFB变大，上管关闭，下管导通，吸收电流；