时钟模块：
1 OM[3:2] 引脚用来设定时钟来源
2 FCLK CPU内核时钟
   HCLK AHB总线时钟
   PCLK APB总线时
3 MPLL锁相环用来生成Mpll即FCLK  PLL Control Register:
 MPLLCON:分为三部分 MDIV[19:12] PDIV[9:4] SDIV[1:0]
 MPLL = (2 * m * Fin) / (p * 2^S)
 m = M+8  M:MDIV值
 p = P+2  P:PDIV值
 S: SDIV值
 手册对一些常用的MDIV/PDIV/SDIV设置值列了一个表
4 CLOCK DIVIDER Control Register - CLKDIVN
   CLKDIVN用来设置 FCLK/HCLK/PCLK的比率(手册中对一些常用的值进行了列表)
   CLKDIVN要配合CAMDIVN寄存器来用
5 其它寄存器如 LOCKTIME/CLKSLOW等 电源管理模块(暂不深究)：
正常模式 : 锁相环工作，为CPU和所有片内外设提供时钟
慢时钟模式：锁相环不工作，CPU等直接使用原始时钟或其分频，此时低功耗
空闲模式：停止为CPU提供时钟，CPU不工作（其外设均工作），任何中断请求可
   唤醒CPU工作，退出空闲模式
掉电模式：功耗最低，除了唤醒电路之外所有部分均不供电系统需分成两部分供电。
   退出方法：用中断唤醒必须设置外中断
   （1）外部中断EINT0-15
   （2）实时时钟报警中断