{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn//data/attach/topic/topicKPo7gB.jpg', '推荐 tanhao199406 的文章《使用Allegro绘制PCB板——网络表的导入》','https://www.xiaopingtou.net/article-91035.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
在使用DXP的时候，不存在网表导入等问题，大多数的行为已经是软件自动完成了，但是在Allegro中却不行，需要自己手动来完成。注意在绘制电路板的时候，要先确定绘制区域，以及各个层的状况，边界，安装孔等，都不是随意的来修改。
网表的生成，首先要重新编辑元件编号，先选择dsn文件，然后选择Tools
-> Annotate。scope要选择整个工程，entire。action中要先选择reset part references to "?"来取消所有的编号， 然后再选择无条件的索引更行，Unconditional reference update 来进行全部重新跟新。
然后进行DRC检查，先选择dsn文件，然后再选择Tools
-> Design Rules Check。DRC只能检查出原理图的连接问题，和元器件的属性等。
接着再来查阅器件的封装，在确定器件封装的时候，我有一点点建议，虽然稍微麻烦一点，但是却能够减小出问题的概率。
原理图检查之后，不仅仅要保证没有DRC错误，还要保证没有原理上的错误，这样就生成一张器件清单列表，方法为：在dsn文件被选中的情况下，Tools
-> Bill of Materials。可以不做任何修改的生成bom清单，路径在最下面的Browse可以看到，不做修改会放在同一工程目录下的。查阅工程目录表，可以看见Outputs下面就有一个.bom后缀名的文件，双击这个文件就可以看见使用了哪一些器件，以及个数。生成元件清单除了是.bom的方式外，也可以是excel表格，但是由于生成的速度比较慢，所以我就直接选择复制粘贴到excel表格中了。
生成的这个表格有两个作用：一是采购元件的时候有一个详细列表，能够方便的采购人员来查阅；二是将各种器件的封装记录下来，保证每一个封装都存在。器件封装的绘制见之前的博文。
封装的添加，在原理图中，在dsn文件出右键，选择Editor Object Property, 查阅PCB Footprint这一栏中是不是每一个器件的封装都已经填写上了，并且是不是和相应的原理图对应。如果是那就成功了很大一部分了。
最后检查核对好了，就可以生成网络表了，dsn文件，Tools
-> Create Netlist，生成器件封装和原理图一一对应的网表。在于博士的视屏中选用的是PCB Editor，但是我的软件中不能顺利的生成网络表，所以使用了Other组件。
Combined
properint要修改成如图所示，Formatters要选中allegro.dll文件，如果没有就要去网上下载这个.dll文件，并且要和oraccel.dll文件放在同一个目录。在Browse处注意生成文件的路径，后缀名是.net。到此处是原理图的网络表的生成。
导入网表，File -> Import -> Logic，弹出一个对话框，由于刚才是使用Other组件生成的网表，因而在此也要使用Other组件来将网络表导入。
可以看见刚才生成的文件是.net的文件，但是这里需要导入的是.txt的文件，如果直接修改文件后缀名另存为是不行的，这里需要使用一个转换软件，可以去网络上下载。点击.exe文件，我相信大家都知道会怎么用，具体的就不说了。
生成.txt文件之后，就能够开始导入网络表了。因为有一些封装是自己绘制的，固然要注意路径问题，不然会提示找不到封装的。不仅仅是封装的器件，还有自己绘制的一些pin最好都一次性添加进来。
封装路径的再次确认。在绘制brd的界面，选择Setup
-> User Preferences，就会弹出一个界面，在Library中有三个路径要确认，devpath、padpath和psmpath，这三个路径的添加具体步骤就省略了，点击Value对应的方框，就可以弹出添加路劲的页面，添加上就好了。
在添加了路径之后，本以为就大功告成了，可是最后还是发现导入网表的时候会报错，这时候最好要根据报错的内容来查阅，比如是管脚号不对，主要是原理图有的管脚封装上没有。而我报的错误是设备未添加，这个地方让我小小的纠结了一下，最后还是在一个朋友的帮助下完成的。
由于Allegro不带封装，包括软件提供的原理图库都不带，所以处理方法有两种，一种是自己绘制，另一种是从网上下载。无论用哪一种方式，都需要注意保存的路径和软件里使用的是否一致。一个完整的封装需要由四份文件组成，.dra、.log、.psm、.txt，log文件可能会因为保存的次数不止一次，所以有好几个，但是总体来说这四个文件是缺一不可的。.dra文件这个肯定少不了，就是绘制的图形，log是由于保存的关系自动生成的，.psm是使用File -> Create Symbol生成的，.txt文件是使用File -> Create Device生成的。 最后网络表终于顺利的导入进去了。可以通过Place -> Manually来检查，当元器件都导入进去的时候，Placement List选项下面的Components by refdes中能看见原理图中的元件标号全部显示在里面。 在文件导入的过程中，我只遇见了这些问题，并且最后都一一解决了。这一段内容说起来容易但是做起来还是有一些复杂，第一次弄这个，研究了很久。并且在朋友的帮助下才完成的，cadence用起来的不容易，也说明了约束性的良好，不是随意就能修改的。各种文档的管理和错误纠正，还是需要一定的标准来规范。
导入网表，File -> Import -> Logic，弹出一个对话框，由于刚才是使用Other组件生成的网表，因而在此也要使用Other组件来将网络表导入。
在添加了路径之后，本以为就大功告成了，可是最后还是发现导入网表的时候会报错，这时候最好要根据报错的内容来查阅，比如是管脚号不对，主要是原理图有的管脚封装上没有。而我报的错误是设备未添加，这个地方让我小小的纠结了一下，最后还是在一个朋友的帮助下完成的。
由于Allegro不带封装，包括软件提供的原理图库都不带，所以处理方法有两种，一种是自己绘制，另一种是从网上下载。无论用哪一种方式，都需要注意保存的路径和软件里使用的是否一致。一个完整的封装需要由四份文件组成，.dra、.log、.psm、.txt，log文件可能会因为保存的次数不止一次，所以有好几个，但是总体来说这四个文件是缺一不可的。.dra文件这个肯定少不了，就是绘制的图形，log是由于保存的关系自动生成的，.psm是使用File -> Create Symbol生成的，.txt文件是使用File -> Create Device生成的。 最后网络表终于顺利的导入进去了。可以通过Place -> Manually来检查，当元器件都导入进去的时候，Placement List选项下面的Components by refdes中能看见原理图中的元件标号全部显示在里面。 在文件导入的过程中，我只遇见了这些问题，并且最后都一一解决了。这一段内容说起来容易但是做起来还是有一些复杂，第一次弄这个，研究了很久。并且在朋友的帮助下才完成的，cadence用起来的不容易，也说明了约束性的良好，不是随意就能修改的。各种文档的管理和错误纠正，还是需要一定的标准来规范。