Allegro中常见的文件格式   .brd 工具：PCB Design Expert   PCB布线  .ddb       工具：Protel .art  工具：CAM350  Allegro PCB Design file/impot ARTwork .d      工具：pads2005 .drl     工具：Protel .opj     设计项目工程 .olb     创建新的元件库     allegro/APD.jrl ：记录开启 Allegro/APD 期间每一个执行动作的 command .                 产生在每一次新开启 Allegro/APD 的现行工作目录下 . env ： 存在 pcbenv 下,无扩展名,环境设定档. allegro/APD.ini ： 存在 pcbenv 下,记录 menu 的设定. allegro/APD.geo ： 存在 pcbenv 下,记录窗口的位置. master.tag ： 开启 Allegro/APD 期间产生的文字文件 ,记录最后一次存盘的 database 文件名称,下次开启 Allegro/APD 会将档案 load 进来.从 Allegro/APD.ini 搜寻 directory = 即可知道 Master.tag 存在的位置 . lallegro.col ： 存在 pcbenv 下,从设定颜 {MOD}的调 {MOD}盘 Read Local 所写出的档案.只会影 响到调 {MOD}盘的 24 {MOD}而不会影响 class/subclass 的设定. .brd ： board file (Allegro). .mcm ： multi-chip module (APD) ,design file. .log ： 记录数据处理过程及结果. .art ： artwork 檔. .txt ： 文字文件,如参数数据,device 文件 .. 等. .tap ： NC drill 的文字文件. .dat ： 资料文件. .scr ： script 或 macro 记录文件. .pad ： padstack 檔. .dra ： drawing 档, create symbol 前先建 drawing ,之后再 compiled 成 binary symbol 档. .psm ： package symbol ,实体包装零件. .osm ： format symbol , 制造,组装,logo图形的零件. .ssm ： shape symbol , 自订 pad 的几何形状,应用在 Padstack Designer. .bsm ： mechanical symbol , 没有电器特性的零件. .fsm ： flash symbol , 负片导通孔的连接方式. .mdd ： module ,模块,可在 Allegro 建立,包含已 placed , routed 的数据. .sav ： corrupt database,当出现此种档案时,表示你的板子的数据结构已经破坏，情况不严重可以用DB Doctor修复。       文件后缀名
 文件类型
 
.brd
 普通的板子文件
 
.dra
 Symbols或Pad的可编辑保存文件
 
.pad
 Padstack文件，在做symbols时可以直接调用
 
.psm
 Library文件，存package>part symbols
 
.osm
 Library文件，存格式化  symbols
 
.bsm
 Library文件，存机构  symbols
 
.fsm
 Library文件，存flash symbols
 
.ssm
 Library文件，存shape symbols
 
.mdd
 Library文件，存module definition
 
.tap
 输出的包含NC drill数据的文件
 
.scr
 Script 和macro 文件
 
.art
 输出的底片文件
 
.log
 输出的一些临时信息文件
 
.color
 View层面切换文件
 
.jrl
 纪录操作Allegro的事件
      Cadence SPB 15.5整个软件系统分为18个功能模块：   1)Design Editor   Design Entry HDL 允许采用表格、原理图、Verilog HDL 设计，是以前版本的Concept HDL 2)Design Entry CIS 对应于以前版本的Capture、Capture CIS 3)Design Entry HDL Rules Checker  Design Entry HDL规则检查工具 4)Layout Plus  原OrCAD的PCB设计工具 5)Layout Plus SmartRoute Calibrate  Layout Plus的布线工具 6)Library Explorer 数字设计库的管理 7)Online Documentation 在线帮助文档 8)Model Integrity 模型查看与验证工具 9)Package Designer 高密度IC封装设计和分析 10)PCB Editor 即PCB设计工具，包括：Allegro PCB Design 220(完整的PCB设计工具：包括Design Entry HDL、PCB Editor、PCB Router)、Allegro PCB Performance 220、Allegro PCB Design 610 11)PCB Librairan  Allegro库开发，包括焊盘、自定义焊盘Shape、封装符号、机械符号、Format符合Flash符号的开发 12)PCB Router   CCT布线器 13)PCB SI    建立数字PCB系统和集成电路封装设计的集成高速设计和分析环境，能够解决电气性能的相关问题：时序、信号完整性、串扰、电源完整性和EMI。 14)Allegro Physical Viewer    Allegro浏览器模块 15)Project Manager   Design Entry HDL 的项目管理器 16)Sigxplorer  网络拓扑的提取和仿真 17)Analogy Workbench(PSpice A/D) 18)PCB Editor Utilities  包括Pad Designer、DB Doctor、Batch DRC等工具。     设计过程： 使用Cadence PCB设计工具创建并完成PCB设计的过程：   1)设置Capture工作参数   为Capture定义和设置工作区 2)制作元器件    创建元器件库 3)创建原理图设计   包括：元器件摆放、网络连接和层次图设计等。 4)PCB设计预处理    包括：属性分配、封装指定、规则检查和网络表生成等。     5)配置Allegro工作环境   6)建立焊盘与元件封装符号 7)加载网络表    加载Capture生成的网络表 8)建立板框、限制区域和板的叠层    定义PCB配置的物理参数 9)定义设计规则      10)元件布局，摆放元器件 11)建立VCC和GND平面     12)对关键网络进行交互式布线 13)用SPECCTRA进行自动布线 14)最优化布线    使用Gloss命令优化自动布线的连线 15)完成布线     16)为生产PCB板产生坐标、报表 17)产生生产输出    产生Gerber文件等生产加工数据   PCB封装常见类型 DIP SOIC PLCC/QFP PGA/BGA TH DISCRETE SMD DISCRETE SIP ZIP   设计流程： 1.前处理 1)原理图设计 2)创建网络表  产生送往Allegro的网络表，包括pstxnet.txt,pstsprt.txt,pstchip.dat。 3)建立元器件封装库 4)创建机械设计图     2.中处理 1)读取原理图的网络表   导入Allegro软件 2)摆放机械图和元件 3)设置电路板的层面 4)手工布线和自动布线 5)放置测试点     3.后处理 1)文字面处理 2)底片处理 3)报表处理   元件报表(Bill of Material Report)、元件坐标报表(Component Location Report)、信号线接点报表(Net List Report)、测试点报表(Testpin Report)等       mil&inch区别？ 1inch = 1000mil = 2.54mm 1mm = 0.03937inch = 39.39mil   问：在Allegro中可以打开的文件有几类，各有什么不同？
答：在Allegro中可以打开的文件有四类。
      在Allegro中，执行File—Open命令，得到打开(Open)文件对话框，在文件类型选择栏，可以看到可以打开的四种文件类型，它们分别是设计 (Layout)文件，文件后缀为.brd；模块定义(Module Definition)文件，文件后缀为.mdd；设计(Layout)文件，文件后缀为.mcm ；符号绘制(Symbol drawing) 文件，文件后缀为.dra。      文件后缀为.brd的文件是 Allegro 的印制电路板设计文件。它可以包含元件的布局、布线、机械加工尺寸、各类定位孔、各类禁止区域信息、装配信息等，并由它最终产生印制电路板加工所需要的各种光绘文件、钻孔文件以及各类工艺文件。       文件后缀为.mdd的文件是Allegro的模块文件，它用于建立一个可重复使用的模块，以前文件的后缀为. Module，可以通过执行modpaste命令将文件的后缀为.module改变为.mdd。        文件后缀为.mcm 的文件是 Cadence 的高级封装设计系统 Advanced Package Designer(APD)或Advanced Package Engineer(APE)保存的设计文件。        文件后缀为.dra的文件是各种格式符号文件，包括封装符号(Package symbol)、机械符号(Mechanical symbol)、格式符号(Format symbol)、形状符号(Shape symbol)和嚗光符号(Flash symbol)。     PCB设计工具： 1、原理图端：Cadence Capture         Concept_HDL     Protel      Power Logical     DxDesigner    2、PCB Layout：Cadence Allogro    Mentor Graphics      Power PCB     Expedition       BoardStation   3、PCB仿真：Cadence SpecctraQuest     Mentor Graphics      Hypelynx       Cadence基本的元件库： Discrete.olb MicroController.olb Conector.olb Gate.olb Epude708.olb   // add   1. 原理图设计用capture
2. PCB用allegro
3. 自动布线用SPECCTRA   Cadence SPB:pcb设计系统的软件：
原理图输入：capture cis & concept HDL
PCB设计： PCB editor
PCB库管理和设计：Part Developer
Lib explorer
PCB Librarian
信号分析：PCB SI(Specctraquest)
Signoise
PCB布线器：PCB router（specctra）
模型编辑验证： Model integrity Cadence allegro软件分析：   Q：在ALLEGRO 里打开的BRD 里可导出组件，但是导出的组件如何加到库里？ A：File-->Export-->Libraries...再将*.txt 拷到你的device 库中，*.pad 拷到pad 库中，其它的拷到你的psm 库中。 使用库路径设置： 启动Allegro PCB Design 610 --Setup ---User Preferences        ----Config_path----devpath           ----Design_path----padpath                                    ----psmpath   1. 都是些什么库？ mechanical symbols:机械外形符号 package symbols:封装符号 format symbols:格式符号 shape and flash symbols:flash图形符号 device files:元器件文件 padstacks:焊盘库 Shape ang flash symbols热风焊盘。 2.有没有做好的电路板模版：比如708,710电路板尺寸，规格要求，走线间距，焊盘间距要求的文档？ 3.接地要求，怎么看pcb板布线的接地层，电源层的？ 接地要求？这个要看不同的设计吧。看GND POWER就是这样 4.高速PCB布线要求 这个我给你传个文档 5.封装分类：零件封装、原理图封装 零件封装分类：？？？？？？？？ 6. 覆铜时要用到的：正片、负片，    问什么是负片？正片？ 其实就是阳板阴板吧 一般顶层底层布线曾用阳板positive 电源层地层用阴板negative   7.零件封装包括：焊盘封装，等等。 焊盘封装和一些常见零件：电阻、电容的封装是什么关系？电阻电容的封装一般都要调用焊盘封装吧 这里面是不是封装的几个库阿？ 不全是封装 就是包括了一个PCB里边所有的符号   8.一个PCB设计实例（Cadence PSD 15.0）   1．  设计PCB外形框图符号 首先绘制外形框，然后添加定位孔，接着设置一些特殊的禁止布线区域，最后标注所有的尺寸。 2．  生成主设计文件 3．  网表文件的引入 4．  设置电路板叠层结构与颜 {MOD} 5．  设置设计规则 Setup/Constraints： 设置标准设置规则 Line to line: Line to pad: Pad to pad: Line to width: 设置间距设计规则 Pin to pin: Line to pin: Line to line: Via to pin: Via to line: Via to via: Shape to via: Shape to line: Shape to shape: 设置物理设计规则 区域设计规则 6．  元器件的布局 7．  布线与铺铜 定义布线格点 设置过孔焊盘 手工布线和自动布线 电源和地平面的铺铜 8．  后处理 Gloss优化操作 丝印调整 原理图和PCB之间的一致性检查 Report检查项的检查 9．  CAM输出 生成数控文件 .dlt 生成光绘文件 .art 生成坐标文件  10. 波峰焊是指将熔化的软钎焊料（铅锡合金），经电动泵或电磁泵喷流成设计要求的焊料波峰,亦可通过向焊料池注入氮气来形成，使预先装有元器件的印制板通过焊料波峰，实现元器件焊端或引脚与印制板焊盘之间机械与电气连接的软钎焊。根据机器所使用不同几何形状的波峰，波峰焊系统可分许多种。 波峰焊流程：将元件插入相应的元件孔中 →预涂助焊剂 → 预烘（温度90-1000C，长度1-1.2m） → 波峰焊（220-2400C） → 切除多余插件脚 → 检查。 回流焊工艺是通过重新熔化预先分配到印制板焊盘上的膏状软钎焊料，实现表面组装元器件焊端或引脚与印制板焊盘之间机械与电气连接的软钎焊。 波峰焊随着人们对环境保护意识的增强有了新的焊接工艺。以前的是采用锡铅合金，但是铅是重金属对人体有很大的伤害。于是现在有了无铅工艺的产生。它采用了*锡银铜合金*和特殊的助焊剂且焊接接温度的要求更高更高的预热温度还要说一点在PCB板过焊接区后要设立一个冷却区工作站.这一方面是为了防止热冲击另一方面如果有ICT的话会对检测有影响.   波峰焊基本可以里解为,它对稍大相对小元件焊锡,他跟回流焊不同之处就在这,而回流焊它对板子与元件加温,其实就是把原来刷上去的焊膏给液化了,以达到把元件与板子相接的目地. 1.波峰焊工作方式:板子进入机器口-感应器感应到后-喷FLUX(助焊剂)-预热区开始预热-喷锡处开始喷锡-降温. 2.回流焊工作方式:几个温区加热-锡液化-降温. 11     从BRD文件中EXPORT LIBRARIES时,把DEVICE FILES存入一个DEVICES文件夹， 其他全部存入一个SYMBOLS文件夹（可建在【你的项目路径/ALLEGRO】下）； 在ALLEGRO中设置用户环境变量PSMPATH，加入你的SYMBOLS文件夹路径， 即可使用从BRD文件中导出的封装。  12 cadence and allegro comm：(video) Outputs:   pstchip.dat pstxnet.dat pstxprt.dat   capture:  create netlists:  create *.brd  放置元件(先不设置图纸大小)  13 零件是焊盘和丝印还有文字组成 零件封装又分很多种。 原理图封装、焊盘封装、零件封装 还有么？ 具体的要求是不一样的。  14 PAD是焊盘 DRA后缀的就是一个零件 TXT只是一个描述文件，不起作用，可以不要   有.dra  .pad .psm  .fsm .log  .txt   mechanical symbols package symbols format  symbols shape and flash symbols   device files   焊盘是封装的一部分； 焊盘.pad 封装.dra ,.psm .dra allegro的footprint文件   封装有dra 和psm两个文件 焊盘就一个pad文件，焊盘是属于封装的一部分 dra调用psm，allegro真正调用的文件。     pad就是焊盘   padstacks 焊盘封装 封装就零件封装和原理图封装 Mechanical Symbol 主要是板的形状和安装孔位置之类的!   15 我导出的以下6种封装类型文件：   mechanical symbols package symbols format  symbols shape and flash symbols device files padstacks     这些文件怎么加入到我的工程中呢？ 另外我怎么调用我导入的库文件呢？   16
cadence： 11575800 651855 11993379 29245172 32056550 19549866   allegro：   9786269 14454279 11062330 18502608 28326856   NO 1800145 38071035 15892690 32161685 24175672 24176859   17. Q：Regular pad 、Anti-pad 和Thermal pad 的区别 A：真实焊盘大小、带隔离大小焊盘、花焊盘   18..brd文件是Allegro印制电路板设计文件，包括元件的布局、布线、机械加工尺寸、各类定位孔、各类禁止布线区域信息、装配信息。 一、安装：
   SPB15.2 CD1～3，安装1、2，第3为库，不安装
   License安装：
        设置环境变量lm_license_file   D:Cadencelicense.dat
        修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280 二、用Design Entry CIS(Capture)设计原理图
  进入Design Entry CIS Studio
    设置操作环境OptionsPreferencses:
      颜 {MOD}：colors/Print
      格子：Grid Display
      杂项：Miscellaneous
      .........常取默认值
    配置设计图纸：
      设定模板：OptionsDesign Template:（应用于新图）      
      设定当前图纸OptionsSchematic Page Properities 
  创建新设计 
    创建元件及元件库
      FileNewLibrary(...Labrary1.OLB) 
      DesignNew Part...(New Part Properties)
        Parts per 1/2/..(封装下元件的个数)
        Pakage Type:（只有一个元件时，不起作用）
          Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑）
          Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件)
            一个封装下多个元件图，以View ext part(previous part)切换视图
        Part Numbering:
            Alphabetic/numeric
        Place(PIN...Rectangle)      
      建立项目FileNewProject
        Schematic ew page (可以多张图：
          单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接
          层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接
      绘制原理图
        放置元器件：Place
          元件：Part（来自Libraries,先要添加库）
          电源和地（power gnd）
        连接线路
          wire
          bus：与wire之间必须以支线连接，并以网标(net alias)对应（wire:D0，D1....D7;bus:D[0..7]）
            数据总线和数据总线的引出线必须定义net alias
        修改元件序号和元件值
      创建分级模块（多张电路图）
        平坦式（单层次）电路：各电路之间信号连接，以相同名称的off-page connector连接
        层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接 
      标题栏处理：
        一般已有标题栏，添加：PlaceTitle Block（）
    PCB层预处理
      元件的属性
        编辑元件属性
          在导入PCB之前，必须正确填写元件的封装（PCB Footprint） 
        参数整体赋值（框住多个元件，然后Edit Properties）
        分类属性编辑
          Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三类，在PCB中分类放置)
        放置定义房间（Room）                  
          Edit PropertiesNew ColumnRoom
      添加文本和图像
        添加文本、位图（Place...）
      原理图绘制的后续处理（切换到项目管理器窗口，选中*.DSN文件，然后进行后处理————DRC检查、生成网表及元器件清单）
        设计规则检查（ToolsDesign Rules Check...）      
          Design Rules Check
            scope(范围):entire（全部）/selection（所选）
            Mode(模式)：
              occurences(事件：在同一绘图页内同一实体出现多次的实体电路）
              instance(实体：绘图页内的元件符号)
                如一复杂层次电路，某子方块电路重复使用3次，就形成3次事件；子方块电路内本身的元件则是实体。
            Action（动作）：check design rules/delete DRC    
            Report（报告）：
              Create DRC markers for warn(在错误之处放置警告标记)
              Check hierarchical port connection(层次式端口连接)
              Check off-page connector connection(平坦式端口连接)
              Report identical part referenves(检查重复的元件序号)
              Report invalid package (检查无效的封装)
              Report hierarchical ports and off-page connector(列出port和off-page 连接)
              Check unconnected net
              Check SDT compatible
              Report all net names
              View output
          ERC Matrix
        元件自动编号（ToolsAnnotate）
          scope：Update entire design/selection
          Action；
            Incremental/unconfitional reference update
            reset part reference to "?"
            Add/delete Intersheet Reference（在分页图纸的端口的序号加上/删除图纸的编号）
          Combined property
          Reset reference numbers to begin at 1 each page
          Do not change the page number      
        自动更新器件或网络的属性（ToolsUpdate Properties...）
          scope：Update entire design/selection  
          Action：
            use case inseneitive compares
            convert the update property to uppercase
            ynconditionally update the property
            Do not change updated properties visibility
     
三、Allegro的属性设定       
  Allegro界面介绍：
    Option(选项)：显示正在使用的命令。                
    Find（选取）
      Design Object Find Filter选项：
        Groups(将1个或多个元件设定为同一组群)
        Comps（带有元件序号的Allegro元件）
        Symbols（所有电路板中的Allegro元件）
        Functions（一组元件中的一个元件）
        Nets（一条导线）
        Pins(元件的管脚) 
        Vias（过孔或贯穿孔）
        Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）
        Lines（具有电气特性的线段：如元件外框）
        Shapes（任意多边形）
        Voids（任意多边形的挖空部分）
        Cline Segs(在clines中一条没有拐弯的导线)
        Other Segs(在line中一条没有拐弯的导线)
        Figures（图形符号）
        DRC errors（违反设计规则的位置及相关信息）
        Text（文字）
        Ratsnets（飞线）
        Rat Ts（T型飞线）
      Find By Name选项
        类型选择：Net网络；Symbol符号；Devtype设备类型；Property属性；Group分组
        类别选择:Name（在左下角填入）元件名称；List列表；Objecttype            
    Visiblity(层面显示)
      View栏
      Conductors栏：针对所有走线层做开和关
      Planes栏：针对所有电源/地层做开和关
      Etch栏：走线
      Pin栏：元件管脚
      Via栏：过孔
      Drc栏：错误标示
      All栏：所有层面和标示 
  定制Allegro环境
    文件类型：
      .brd(普通的电路板文件)
      .dra(Symbols或Pad的可编辑保存文件)
      .pad（Padstack文件，在做symbol时可以直接调用）
      .psm（Library文件，保存一般元件）
      .osm(Library文件，保存由图框及图文件说明组成的元件)
      .bsm(Library文件，保存由板外框及螺丝孔组成的元件)   
      .fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief)
      .ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack)
      .mdd(Library文件，保存module definition)
      .tap(输出的包含NC drill数据的文件)
      .scr（Script和macro文件）
      .art(输出底片文件)
      .log（输出的一些临时信息文件）
      .color(view层面切换文件)
      .jrl(记录操作Allegro的事件的文件)
    设定Drawing Size（setupDrawing size....）
    设定Drawing Options(setupDrawing option....)
      status:on-line DRC(随时执行DRC)
        Default symbol height   
      Display：
        Enhanced Display Mode:
          Display drill holes:显示钻孔的实际大小
          Filled pads：将via 和pin由中空改为填满
          Cline endcaps：导线拐弯处的平滑
          Thermal pads：显示Negative Layer的pin/via的散热十字孔
    设定Text Size（setupText Size....）  
    设定格子（setup grids...）
      Grids on:显示格子
      Non-Etch:非走线层
      All Etch:走线层  
      Top：顶层
      Bottom：底层
    设定Subclasses选项（setupsubclasses...）
      添加删除 Layer
        New Subclass..
    设定B/Bvia(setupViasDefine B/Bvia...)     
  设定工具栏
    同其他工具，    
  元件的基本操作    
    元件的移动：（EditMoveOptions...)
      Ripup etch：移动时显示飞线
      Stretch etch：移动时不显示飞线
    元件的旋转：（EditSpinFindSymbol）
    元件的删除：（EditDelete）
  信号线的基本操作：
    更改信号线的宽度（EditChangeFindClines）optionlinewidth   
    删除信号线（EditDelete）
    改变信号线的拐角（EditVertex）
    删除信号线的拐角（EditDelete Vertex） 
  显示详细信息：
  编辑窗口控制菜：
  常用元件属性（Hard_Location/Fixed）
  常用信号线的属性
    一般属性：
      NO_RAT；去掉飞线
    长度属性：propagation_delay
    等长属性：relative_propagation+delay
    差分对属性：differential pair
  设定元件属性(EditProperities) 
    元件加入Fixed属性：（EditProperitiesfindcomps..）   
    设置(删除)信号线：Min_Line_width:(EditProperitiesfind ets) 
    设定差分对属性：setupElectrical constraint spread sheetNet outingdifferential pair 四、高速PCB设计知识（略） 五、建立元件库： 
通孔焊盘的设计：
  1、定义：类型Through，中间层（fixed），钻孔Drill/slot（圆形，内壁镀锡plated，尺寸）
  2、层的定义：BEGIN Layer（Top）层：REGULAR-PAD ＜ THERMAL-PAD ＝ ANTI-PAD 
        END LAYER（同BEGIN,常用copy begin layer, then paste it） 
        TOP SOLDERMASK:只定义REGULAR-PAD ，大于（Begin layer层regular-pad,约为1.1~1.2倍）
        BOTTOM SOLDERMASK（同Top soldermask,常用Top soldermask, then paste it）
       例1 //---------------------------------------------------------------------------------------     
           Padstack Name: PAD62SQ32D
           
           *Type:  Through
           *Internal pads: Fixed
           *Units:  MILS
           Decimal places: 4
           
           Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name
           ------------------------------------------------------------------------------------------------------------------
           *BEGIN LAYER
              *REGULAR-PAD   Square   62.0000 62.0000   0.0000/0.0000  
              *THERMAL-PAD   Circle   90.0000 90.0000   0.0000/0.0000  
              *ANTI-PAD      Circle   90.0000 90.0000   0.0000/0.0000  
           *END LAYER（同BEGIN,常用copy paste） 
              DEFAULT INTERNAL（Not Defined ）
           *TOP SOLDERMASK
              *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000  
           *BOTTOM SOLDER MASK
              *REGULAR-PAD   Square   *75.0000 75.0000   0.0000/0.0000  
              TOP PASTEMASK（Not Defined ）
              BOTTOM PASTEMASK（Not Defined ）
              TOP FILMMASK（Not Defined ） 
              BOTTOM FILMMASK（Not Defined ）  
              NCDRILL
                32.0000  Circle-Drill  Plated  Tolerance: +0.0000/-0.0000  Offset: 0.0000/0.0000
              DRILL SYMBOL
                Square  10.0000 10.0000
           －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ 表贴焊盘的设计：
  1、定义，类型single，中间层（option），钻孔（圆形，内壁镀锡plated，尺寸一定为0）
  2、层的定义：BEGIN Layer（Top）层：只定义REGULAR-PAD 
        TOP SOLDERMASK:只定义REGULAR-PAD ，大于（Begin layer层regular-pad,约为1.1~1.2倍）
        例2   －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－
           Padstack Name: SMD86REC330
           *Type:  Single
           *Internal pads: Optional
           *Units:  MILS
           Decimal places: 0
           Layer Name  Geometry  Width Height  Offset (X/Y) Flash Name Shape Name
           ------------------------------------------------------------------------------------------------------------------
           *BEGIN LAYER
            *REGULAR-PAD   Rectangle  86 330   0/0  
              THERMAL-PAD   Not Defined       
              ANTI-PAD      Not Defined       
           
              END LAYER（Not Defined ）
              DEFAULT INTERNAL（Not Defined ）
           *TOP SOLDERMASK
              *REGULAR-PAD   Rectangle  100 360   0/0  
              BOTTOM SOLDERMASK（Not Defined ） 
              TOP PASTEMASK（Not Defined ）  
              BOTTOM PASTEMASK（Not Defined ）
              TOP FILMMASK（Not Defined ）
              BOTTOM FILMMASK（Not Defined ）
              NCDRILL（Not Defined ）
              DRILL SYMBOL
                   Not Defined  0 0           
           －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－   手工建立元件（主要包含四项：PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes：SilkScreen/Display）
  注意：元件应放置在坐标中心位置，即(0,0)
  1、File ew..package symbol
  2、设定绘图区域：SetupDrawing size...Drawing parameter...
  3、添加pin：选择padstack  ，放置，右排时改变text offset（缺省为-100,改为100）置右边         
  4、添加元件外形：（Geometery）
     *丝印层Silkscreen：AddLine(OptionActive:package geometery;subclass:silkscreen_top)         
     *装配外框Assembly：AddLine(OptionActive:package geometery;subclass:Assembly_top)       
  5、添加元件范围和高度：（Areas）
     *元件范围Boundary:SetupAreaspackage boundary....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)
     *元件高度Height:SetupAreaspackage Height....Add Line(OptionActive Class:Package geometry;subclass:Package_bound_top)     
  6、添加封装标志：（RefDes）LayoutLabelsResDs...）
     *底片用封装序号（ResDes For Artwork）:Pin1附近（...RefDes:Silkscreen_Top)         
     *摆放用封装序号（ResDes For Placement）:封装中心附近（...RefDes:Display_Top)  
     *封装中心点（Body center）:指定封装中心位置(AddTextPackage Geometery:Boby_centre) 
  7、建立Symbol文件：FileCreate Symbol   利用向导建立 五、建立电路板
1、建立Mechanical Symbol(FileNew...mechanical symbol)
  绘制外框（outline）：OptionsBoard geometry:outline
  添加定位孔：Optionspadstack
  倾斜拐角:（dimensionchamfer）
  尺寸标注：ManfactureDimension/DraftParameters...
  设定走线区域：shapepolygon...option oute keepin:all
  设置摆放元件区域：Editz-copy shape...optionspackage keepin:all;size:50.00;offset:xx
  设置不可摆放元件区域：setupareaspackage keepout....optionspackage keepout:top
  设定不可走线区域：setupareas oute keepout....options oute keepout:top
  保存（Filesave:xx.dra） 六、建立电路板（FileNew...oard）
1、建立文件
  放置外框Mechanical symbols和PCB标志文件Fomat symbols：PlaceManually...placement listMechanical symbols。
  放置定位孔元件：PlaceManually...placement listMechanical symbols。（同前一种效果）
  放置光学定位元件
  设置工作grid
  设定摆放区间（AddRectangle:   optionsBoard Geometry；Top Room
  设定预设DRC值：SetupConstraints...
  设定预设贯穿孔（via）
  增加走线内层：setupsubclass... 
    DRC as photo Film Type:Positive正片形式，对应Layer type为Conductor；negative:负片对应Layer type为Plane
2、保存电路板文件
3、读入Netlist：FileImportLogic...          七、设置约束规则
1、Allegro中设置约束规则（SetupConstraints..）Spacing Rules和 Physical Rules
2、设置默认规范...setconstraintsset standard value
3、设置和赋值高级间距规范 ：
  设定间距规范值:set value
  设定间距的Type属性:EditProperties ets....D6/8，同组间距为6；与其他信号线间距为8mil
  添加规范值set valueadd...   
4、设置和赋值高级物理规范 ：（基本同上）
  设定物理规范值:
5、建立设计规范的检查(setup constraits... ) 八、布局
1、手动摆放元件：Placemanually......
  查看元件属性：DisplayElemant;;FindComps;单击要查看属性的元件
2、自动摆放元件：PlaceQuick Place......  
3、随机摆放：EditMove...
4、自动布局：Place auto Place
  网格：Top Grid..
  设置元件进行自动布局的属性:EditProperties Find ..more..
5、设定Room：
  设定Room:add ectangle;optionsoard geometry op room  
  给Room定义名字;Add ext;optionsoard geometry op room
  定义该Room所限制的特性和定义某些元件必须放置在该Room中：
    定义Room所限制的特性：EditProperties;选中Room；Edit properties;Room_type=hard(指定room的元件必须放Room中)
    定义放入Room中的元件：Editproperties;Finf...more...Room=...
6、摆放调整（Move、Mirror、Spin）    
7、交换（swap）（配合原理图使用，比较少用）  
8、未摆放元件报表（ToolReport...）
9、已摆放元件报表（ToolReport...）        九、原理图与Allegro交互参考
1、原理图交互参考的设置方法
  Capture中元件属性PCB FootPrint输入Allegro可识别的元件封装；
2、Capture与Allegro的交互
  Capture:ToolsCreate netlist....
  Allegro:placeManually；
  Capture:OptionPreferences...MiscellaueousEnable Intertool communication
  Capture和Allegro的交互操作：
    Allegro：DisplayHighLight;对应Capture中元件高亮
    Capture：选中元件右键Allegro select;对应Allegro选中其封装；
    Capture修改原理图：**.dsnCreate Netlist...Create or Update Allegro BoardInput Board;Output Board 10、建立电源与接地层  
添加层：SetupSubclass...EtchLayout Cross section(...)
    Top/Bottom；CopperConductorTop/BottonPositive
    FR-4:Dielectric
    VCC/GND:CopperPlaneVCC/GNDNegative
铺设VCC层面：AddLine;OptionsetchVcc ;shapecompose shapevcc plane;单击外框，系统自动添加VCC平面
    也可以使用Shape add rectangle；注意指定net；以替换 dummy net 
铺设GND层面：        
   电源层分割的问题：使用Shape Void rectangle隔开plane 然后在这里添加另一电源层平面，注意指定net；以替换 dummy net   为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：
1、 焊盘空心、实心的显示
        经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：
在菜单中选SetupÆDrawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。 2、 Highlight
       这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。按照如下的方法可以加以设定：
在菜单中选SetupÆUser Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜 {MOD}，否则为虚线。这一点实际做一下对比就可以体会到。 3、 显示平面层花盘
       这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。 4、 DRC 显示为填充以及改变大小
      显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。
改变大小：在图一的对话框中点开drc 则出现对话框：
我们就可以更改drc 的大小，或者开、关drc。 5、 改变光标的形状（大十字、小十字等）
      用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：
在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。 6、 将整版显示为0mil 的线宽
      在图二中选中右侧nolinewith 可以实现。 7、 动态的显示布线长度
       在图二的对话框中选中左侧的Etch，右侧选中Allegro_etch_length_on，这样在布线的时候就可以实时的显示已布线的长度，当然并不是所有时候都方便，有时候可能后觉得碍眼，看情况了。
以上是我已发现的一些东东，不对指出还往指正。这些都是很细节的问题，知道了可能会觉得很简单，不知道的话怎么找也找不着，当然还有很多没有发现的东西，如果你已经发现了，麻烦你告诉我一声，我再有什么发现的话还会继续与大家分享