问题：在Allegro中，添加属性时，在Available Properties里找不到Room属性。 解决办法： 1.capture文件夹下，有个Allegro的cofig文件，设置下：
2.也遇到了这个问题，后来发现了是Find里Find by name要选择comp（or pin）才出现ROOM~ cadence按照room布局
1：给元件增加一个room属性，为其赋值就是这个room的名字
2：在PCB工程中创建一个room，为其赋值，room的名字==元件的room属性
两个room属性相同，表示具有相同的属性，是同一个。
3：按照room属性来放置元件 方法一：
在PCB editor中操作，首先把网表导入到PCB editor中
Edit->Properties,find标签中使用find by name的comp or pin
cadence按照room布局 - yervant - yervant的博客 之后单击more，把需要设置room属性的元件放到selected objects中，在元件图中3.3v电源模块中有C4 C6 C7和U2，把 C4 C6 C7和U2放到selected objects中，单击apply，在左侧的available properties 中选择room，在右侧会出现value，在value中输入POWER3.3V，表示这几个元件都是电源3.3V的元件。
元器件摆放到PCB中是按照room进行区域划分的，添加方法：setup-》outline->room outline
会弹出room outline对话框，没有room时，默认的是create，在room name下拉列表中选择需要创建的room
side of board 是放在顶层还是底层
room type：
hard表示必须在边框里面
soft表示可以放到外面
inclusive表示其他元件可以摆放到里面 draw rectangle:画一个矩形
在没有关闭对话框的时候在PCB中画一个框 place ->quickplace->place by room
symbol placed: 0 of 4
是指具有这个room属性的元件一共有4个，已经摆放了0个。
点击place 方法二：
在原理图中设置room属性
在capture CIS中设置好属性后，生成网表，导入到PCB中
选中需要编辑的元件，右键->edit property
filter by->cadence allegro
找到room右键edit输入值点击OK 再切换到当前工程下
filter by :current property可以看到room属性已经更改了
单击apply 选择文件.dsn，tools->create netlist 之后再在allegro中重新导入网表
file->import ->logic ->import cadence 再创建新的room outline
：setup-》outline->room outline 再放置元件
place ->quickplace->place by room power1v2
symbol placed: 0 of 4
是指具有这个room属性的元件一共有4个，已经摆放了0个。
点击place