对于很多对高速电路板，大部分高速信号线都有线长的要求，主要是考虑高速信号的传播延时、以及阻抗、反射、串扰等要求。下面将使用具体的实例对在cadence16.5中对线长进行约束设置。
        首先，打开约束管理器->electrical constraint set->all cinstraints—>user defined,选中之前设置的数据总线D0，然后右键，选择sigxplorer： 打开D0的拓扑结构，然后选择set->constraints: 打开set topology constraints对话框，在prop delay选项卡中进行设置：
将光标移到Frome中，再点击左侧U6.K18；同理设置To；在Rule Type中选择Length；在min Length/Max Length中填入走线的长度，这个值需要根据具体的仿真结果来确定，在这里不做介绍；然后点击Add，设置的规则将出现在Existing Rules中；然后点击确定即可。具体设置如下图所示： 然后回到拓扑结构图中，在菜单栏中点击file->update constraint manager,将刚才的走线长度约束返回到约束管理器中： 然后在约束管理器中，打开electrical constraint set->nets—>routing->min/max propagation dalays中及可以看到我们设置的线长约束： 对于目前报红的项，暂时不用管，因为在后面具体的走线时，具体的线长会有改变。
使用相同的方法可以设置其他总线或需要设置线长约束的走线约束。