目前市场上可见的产品基本都是国外公司的产品。2008 年 9 月，德州仪器公司发布了一款可实现速度达 30Gbps 双向点对点数据传输速率的四通道 SerDes 芯片 TLK3134，该芯片集成时钟抖动清除器，支持每串行通道 600Mbps 至 3.75Gbps的宽泛数据带宽，可以灵活地配置为 XAUI 或 10G FC 收发器。而另一家为通信、工业和消费类等应用领域提供模拟接口器件的厂商Avago Technologies 在 2009年宣布在 40nm CMOS工艺上实现 25Gbps SerDes，而其在 2007 年发布的基于65nm CMOS 工艺的 17Gbps SerDes，每条通道的工作速率高达 12.5 Gbps，截止 2009 年底，Avago Technologies 的 SerDes 产品的出货量已到达 9500 万通道。除了性能优异的独立 SerDes 芯片，市场上还有大量 SerDes IP 核产品。       随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。       三大 FPGA生产厂商都在自己的高端 FPGA 中集成了 SerDes 硬核，Lattice 公司于 2009 年 3月推出内嵌 SerDes 的 FPGA 产品，该产品工作于3.2Gbps 的速率时，每个通道功耗额定为90mW。Xilinx 公司开发的 SerDes 收发器 IP 核 Rocket IOTM，也被广泛地用于其高端FPGA中，为广大用户提供了兼容XAUI，PCI Express，Serial RapidIO 等规范的 FPGA 解决方案，获得了市场的良好反响。         SerDes硬核作为高端FPGA的冲击市场的有力武器，而对于低端FPGA来说，软的SerDes不失为一种非常好的研究方向。由于上面的原因，许多利用低端FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC，这样不仅增加了成本，而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。如果可以在中低端FPGA上实现高速时钟数据恢复电路，则可降低成本且提高整个电路系统的性能。         Lattice对于其低端的FPGA中实现softSERDES的研究相对其他FPGA生产厂商更为丰富，其在低端FPGA产品中对于高速串行通信的研究是其在进入市场后立刻取得较好市场的一个重要条件，其他FPGA厂商在低端FPGA中涉及高速串行口的设计较少，主要来自第3方公司对其进行的设计验证，但在通信速率一般都不高。         Lattice在其ECP2中实现了softSerDes，由于受到其IO没有差分信号的限制，而单极性信号在高于100MHz是噪声过大，所以其测试是在同一块板上200MHz的CDR测试。 生产厂家 型号 发布年限 速率标准 每个通道功耗 Lattice ECP2M 2007 3.2Gpbs 90mw Lattice ECP3 2009 3.2Gpbs 90mw Lattice ECP4 2012.12 6Gpbs 175mw Altera Cyclone IV GX   3.125Gpbs   Altera Arria GX   3.125 Gbps   Altera Arria V GX   32*6.5536 Gbps   Altera Stratix GX   20*3.1875Gbps 175mW Altera Stratix IV GX   24*8.5Gpbs+12*6.5Gbps   Xilinx Spartan6   3.2Gpbs 150mw Xilinx Virtex6   6.6Gpbs   Xilinx Virtex7   6.6 Gb/s (GTP), 12.5 Gb/s (GTX), 13.1 Gb/s (GTH), or 28.05 Gb/s (GTZ)   CME作为全球第5家FPGA生产厂商，SerDes在低端FPGA中实现对于CME扩大用户市场也具有非常重要的意义。        本设计是以CEM最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SerDes收发单元，通过完全数字化的方法实现SerDes的CDR，设计的目标是完成100~200Mhz的板间SerDes单通道通信，通信距离为？cm，并在设计中不断改进，在此设计的基础上，对CME高端FPGA实现SerDes硬核接口累计相关的设计经验，而CDR模块将是本次设计要研究的重点。        在这个系统中，发送端的高层协议设备先根据协议的要求，把需要发送的数据包分解成信息帧，然后再将这些信息帧按照一定要求转换为字节信息，最后通过 SerDes 发送器将这些字节信息串行化，经信道发送出去。SerDes 接收端接收到串行信号后，经过一系列操作将其还原成发送端发送的字节信息，然后根据协议要求将其重新成帧和打包，完成传输过程。SerDes 接口在这个系统中就是发挥将并行的字节信号串行化的作用，根据所在传输系统协议要求的不同，SerDes还需要附加其他电路以完成各种协议功能。