FPGA - 平头弟

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新手，V6 MIG ip核报io口不够

Ssicayoon 2020-02-02 11:14

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FPGA-Verilog学习之红外接收解码_红外接收源码_明德扬资料

mdykj33 2020-02-02 11:14

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双IO仿真

zhulin 2020-02-02 11:14

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看看

曾新明 2020-02-02 11:13

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USBSRAM

hpufly 2020-02-02 11:13

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SSS

为FPGA献身 2020-02-02 11:13

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testbench的设置问题

wyp1998911 2020-02-02 11:12

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verilog 写的串口在一个状态机里面，有一个寄存器无法执...

ok407371195 2020-02-02 11:12

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请问一个高速数据存储的方案。

zsuhh 2020-02-02 11:12

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rousong1989 2020-02-02 11:11

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rousong1989 2020-02-02 11:11

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数字时钟管理器IP核的使用

hnliucan520 2020-02-02 11:10

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如果CPLD的资源达到了90多，对逻辑和时序有何影响？

小研究 2020-02-02 11:10

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rousong1989 2020-02-02 11:10

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Verilog中同步复位和异步复位比较

zhangmangui 2020-02-02 11:09

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