FPGA - 平头弟

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FPGA测试光电编码器转速--高低电平不均匀问题

lbqq2006013 2020-02-27 21:09

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如何对各个子模块进行编译

xiaodaichuan 2020-02-27 21:09

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关于ISE help使用查找错误有什么建议

yangyang1224 2020-02-27 21:09

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关于AXI总线的问题

colinjen 2020-02-27 21:09

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FPGA烧毁问题

yzstone 2020-02-27 21:09

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FPGA用verilog点亮一个led，用了两种方法有疑问求教！

lichenprivate 2020-02-27 21:09

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quartus12.0+modelsim仿真+testbench编写求解惑……

lbqq2006013 2020-02-27 21:09

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用XC9536中，宏单元不够，而寄存器还有好多，有没有办法通过约束来完成FIT

nongfuxu 2020-02-27 21:09

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system Generator 的MCode模块可以使用复数计算吗？

pc972420125 2020-02-27 21:08

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深入浅出FPGA-3-verilog HDL

星星之火红 2020-02-27 21:08

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求助，有人用过AD7924吗，用veirlog写过这个片子的时序

sulianghe 2020-02-27 21:08

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Node<a> of sequential type is unconnected in blockA

loveshan 2020-02-27 21:08

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Verilog HDL三种建模方式

星星之火红 2020-02-27 21:08

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基于FPGA雷达成像方位脉冲压缩系统的设计

gaochy1126 2020-02-27 21:08

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cyclone IV ddr2问题

lhw013 2020-02-27 21:08

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