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去掉chipscope
JokerLone
2020-02-24 20:40
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FPGA的DDR模块接口连接DDR3时需要上拉电阻吗？
sylarback
2020-02-24 20:40
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用ISE自带仿真软件对于fpga代码数据仿真问题
wdd765683369
2020-02-24 20:40
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一个牛人对FPGA的理解－－太可怕了！
wmsk
2020-02-24 20:40
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存储问题
胡蒙云
2020-02-24 20:40
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求助：结构体中使用signal和variable最后综合有什么区别呢
NM2012
2020-02-24 20:40
FPGA
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cpld写lcd的时序，第一次写vhdl，大家帮忙看看有问题没
zhubright
2020-02-24 20:40
FPGA
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菜鸟就是菜鸟，连ISE测试文件都没搞好
crjab
2020-02-24 20:39
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关于布局时出现的一个警告
tmkdfan
2020-02-24 20:39
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xilinx的千兆以太网IP核是免费的吗？
zhhtqb2b
2020-02-24 20:39
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一个Verilog新手问题
supers001
2020-02-24 20:39
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A3P060做两个16位的乘法都做不了吗
supers001
2020-02-24 20:39
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syplify综合
炸凉
2020-02-24 20:39
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求助，信号噪声
sulianghe
2020-02-24 20:39
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在FPGA上如何实现排序算法
zhulin
2020-02-24 20:39
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