ISE VHDL 状态机的输出持续时间

• timdong 2019-03-25 08:43

fpga设计求助

• xzts1989 2019-03-25 08:43

急！请问各位大侠 Virtex6 Rapidio modelsim 仿真ireq_rdy_n 拉高后不变低得原因

• jasonshows 2019-03-25 08:43

LVPECL问题

• XLSHEN 2019-03-25 08:43

FPGA和USB2.0的数据采集卡

• lovefreddy 2019-03-25 08:43

always的敏感信号是clk，描述语句中可以是“="的赋值语句吗？

• frankjintao 2019-03-25 08:43

usbps_v1_02_a的ULPI_VIEWPORT的读写问题

• wanglei0307 2019-03-25 08:43

求推荐FPGA开发板

• shelton 2019-03-25 08:43

专科毕业生刚开始自学FPGA 求个二手的开发板 各位大侠有闲置的转让给我吧

• xunshajunyin 2019-03-25 08:43

VHDL怎么TFT液晶屏上描述斜灰阶图片

• jinghong21 2019-03-25 08:42

TVP5150中的AVID start和end设置，还有VBLK的start和end设置

• jokeboy999 2019-03-25 08:42

TVP5150的AVID 和VBLK寄存器究竟怎么设置

• jokeboy999 2019-03-25 08:42

点阵LED显示控制电路设计

• 花果茶 2019-03-25 08:42

• 点阵

spartan6中使用MCB

• wanglei0307 2019-03-25 08:42

nios中的system clock tiime 需要选择定时器？

• tianma123 2019-03-25 08:42