FPGA - 平头弟

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关于输出波形的问题

3008202060 2019-03-25 08:04

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Verilog HDL问题

落日归侠 2019-03-25 08:04

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FPGA旁边的SDRAM,这个SDRAM与FPGA怎么连接？如果要用SDRAM,是不是还需要写控制程序

少121 2019-03-25 08:03

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求曼彻斯特的Verilog实现思路，资料！

少121 2019-03-25 08:03

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输入引脚设置

jinger0311 2019-03-25 08:03

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各位大哥能帮看下这段程序啥意思

3008202060 2019-03-25 08:03

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ARM主控+FPGA实现AD转换

qrswll 2019-03-25 08:03

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关于FPGA电路板调试的经验

3008202060 2019-03-25 08:03

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ISE14.6综合的时候时钟输入出现警告提示需要声明 this BUFG explicitedly

manyou11 2019-03-25 08:03

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关于FPGA电压的问题

3008202060 2019-03-25 08:03

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如何控制FPGA烧写时io口的电平

jatamatadada 2019-03-25 08:03

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vhdl的for循环综合问题

pinggougou 2019-03-25 08:02

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vhdl串口的长数据通信的实现

pinggougou 2019-03-25 08:02

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modelsim仿真无结果，怎么回事啊~~？？？

panxiao 2019-03-25 08:02

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FPGA上电后nstatus管脚始终为低电平是什么情况

sharbioue 2019-03-25 08:02

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