FPGA - 平头弟

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在verilog hdl中，既然while,repeat,forever语句不能被综合，那还有什么用呢？

pengwenxue 2019-03-25 07:32

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FPGA信号同步问题

x282718 2019-03-25 07:32

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软件烧写问题

xxhhzz 2019-03-25 07:32

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xilinx自带的FFT核，输入数据为什么还有实部和虚部？

inner_peace 2019-03-25 07:32

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请问有没有前辈用过xilinx提供的FFT IP核？有人说运行几分钟就挂掉了，属实吗？

inner_peace 2019-03-25 07:32

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关于XC3S200AN “5C/4I”双标芯片的工作温度

风色碧空 2019-03-25 07:32

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Verilog跑马灯

1520415739 2019-03-25 07:32

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NIOSII报错的问题

lijinhua1990 2019-03-25 07:32

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QD_aun34 2019-03-25 07:32

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3008202060 2019-03-25 07:31

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goldengordon 2019-03-25 07:31

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AD9824在没有输入的情况下还有输出

sunnian1234 2019-03-25 07:31

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gotofly21 2019-03-25 07:31

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gotofly21 2019-03-25 07:31

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FPGA/CPLD 文件大小和格式

lingjuxueyi 2019-03-25 07:31

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