FPGA - 平头弟

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ISE工程问题

ymh 2019-03-25 07:24

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modelsim 仿真verilog时，报Missing instance name，什么原因？

eeleader-mcu 2019-03-25 07:24

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谢谢

vsStruggle 2019-03-25 07:24

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用verilog写一个24键电子琴（FPGA）

847983898 2019-03-25 07:24

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Vivado报错求助！

放学后不许跑 2019-03-25 07:24

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做FPGA设计有必要学习SystemVerilog？

zpccx 2019-03-25 07:24

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一个很神奇的问题

shoulder 2019-03-25 07:24

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如何让DDR3的时钟和板子同步？

放学后不许跑 2019-03-25 07:24

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这个verilog语句用VHDL怎么写？

scyshuier 2019-03-25 07:24

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请教一个Altera开发板PCIE问题

爱阳阳963 2019-03-25 07:24

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大神可以帮我看看吗？

磨人的豆包 2019-03-25 07:24

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请问怎么消除锁存器？

destiny_zm 2019-03-25 07:24

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FPGA中模块symbole后的连接出错

爱因所以斯坦 2019-03-25 07:24

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我这六个接口该怎么接数码管，引脚怎么分配

爱因所以斯坦 2019-03-25 07:23

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vivado一直在runnning route_design2个小时了出不来

放学后不许跑 2019-03-25 07:23

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