FPGA - 平头弟

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CPLD JTAG口可以作为I/O口吗？该如何设置？MAX_PLUS2!

duansongtao123 2019-03-25 08:17

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延迟问题

hy_ever 2019-03-25 08:16

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怎样用Xilinx IP核生成希尔伯特滤波器

了不的 2019-03-25 08:16

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求助!VHDL 实现简易自动售货机

qpzmtank 2019-03-25 08:16

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求推荐一款DSP+FPGA开发板

buer1209 2019-03-25 08:15

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工业以太网产品方案

bjgxgt 2019-03-25 08:15

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你问我答——求助：SoCFPGA例子时候遇到的问题。

tofuhunter 2019-03-25 08:15

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Hire，有人知道BlackJack这个游戏吗？

rabbitslover 2019-03-25 08:15

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如何利用FPGA做高阶FIR滤波器设计

hjchen5949 2019-03-25 08:15

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zxb3558493 2019-03-25 08:14

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quartus里差分输入怎么分配引脚呢？

zhenpeng25 2019-03-25 08:14

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基于FPGA的步行街道自助式交通灯控制器设计

zeyuanhu 2019-03-25 08:14

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求助，cpld烧写后校验错误

gb39072521 2019-03-25 08:14

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ise上做的分频程序创建约束时出现your design has no clocks ！！！

yushiga 2019-03-25 08:13

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使用vhdl设计10mhz分频为1mhz的分频器占空比按要求设定为10%

xyz519076375 2019-03-25 08:13

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