• AlivinWu 2019-07-15 22:25

xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?

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• 咫尺天涯001 2019-07-15 22:25

请教各路大神，安装QuartusII13.0破解版后出现这个问题怎么解决啊

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• yk1005 2019-07-15 22:25

怎么控制30个三 {MOD}二极管

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• 小卷的世界528 2019-07-15 22:25

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• 杜健健 2019-07-15 22:24

现在社会上Verilog与vhdl哪个用的比较多？

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• 渊底一尾 2019-07-15 22:24

Verilog流水线加法器always块中应该采用阻塞赋值（=），还是非阻塞赋值（<=）？

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• xiejuxia 2019-07-15 22:24

想用FPGA来实现对高速A/D转换后（数据量达到586Mb/s）的数据进行处理和存储，有可能实现么？

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• god201314 2019-07-15 22:24

FPGA烧写

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• hayu 2019-07-15 22:24

关于vhdl—— case when后面的赋值语句不更新的问题 ？

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• 火箭_1991 2019-07-15 22:24

CHO, CH1, CH2,分别传RGB信号，那么H B信号放在什么地方呢

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• lfjd05 2019-07-15 22:24

FPGA时序波形测出来好奇怪！

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• 想学点什么 2019-07-15 22:24

quartus ii 时序仿真出现了问题

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• 明天，你好1 2019-07-15 22:23

基于ov7725——vga的SDRAM双缓冲的架构，实现帧间差分问题交流

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• 似梦非梦 2019-07-15 22:23

97年的电子大赛题目，简易数字频率计有人会做吗

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• wzq1006504 2019-07-15 22:23

懂FPGA nios2的大神们请看过来

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