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• 渣渣都不会 2019-07-15 21:38

基于FPGA用Verilog HDL设计一个数字时钟

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• 平漂流 2019-07-15 21:38

组合逻辑中的always后面的敏感事件表是高电平触发还是电平发生翻转的时候触发？

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• HAORUIMIN 2019-07-15 21:38

如果我的设计不涉及外部芯片输入的话，OFFSET IN 就不需要约束了吧？

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• huakong 2019-07-15 21:38

求教FPGA输出正弦波问题

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• 越磨砺_越光芒 2019-07-15 21:38

求教关于 modelsim 修改源代码后重新加载波形（Re_launch）的问题。

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• smallrosmallro 2019-07-15 21:38

Altera Cyclone V芯片的综合问题

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• tydcy 2019-07-15 21:37

单个模块仿真正常，顶层例化后仿真无波形。

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• 敏儿好学12 2019-07-15 21:37

用Quartus II 13.0 仿真，功能仿真能正常出来，但是到时序仿真就总是报错是什么原因？

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• yhsy110 2019-07-15 21:37

求睿智Xilinx Spartan-6 FPGA开发板资料

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• 布莱克1997 2019-07-15 21:37

刚开始学习FPGA，最近想要制作一个电子时钟，发现输出数码管的片选和段选无法仿真

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• piccu 2019-07-15 21:37

FPGA引脚配置问题

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• xiong2088 2019-07-15 21:37

求代替gal16v8d的芯片

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• 彭晓小雨 2019-07-15 21:37

fpga仿真和实际硬件测试结果

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• 会长真是托 2019-07-15 21:37

Xilinx 的Virtex2系列FPGA的主并配置模式怎么设置？

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• 小白书不好 2019-07-15 21:37

FPGA编写的串口发送给WiFi显示出来的汉字乱码

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