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• j13163872335 2019-07-15 20:35

新人求助，verilog主模块的变量如何在子模块使用？

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• 非逗比先生 2019-07-15 20:35

最新想入FPGA的坑，询问下各位大神FPGA的XC3S250E 用的多还是EP4CE15 用的多？

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• 长街戏言 2019-07-15 20:35

关于quartus 13.0破解不完全导致编译提示license不支持芯片的问题

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• 透心凉308 2019-07-15 20:34

求助：基于SRAM结构的FPGA上电瞬间电流大小如何去评估，上电瞬间的电流很大，比正常工作电流大很多，如何去评估？

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• 新月基 2019-07-15 20:34

FPGA编译openCL内核文件出错

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• hopevia 2019-07-15 20:34

quartus波形仿真报错

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• 我_有志青年 2019-07-15 20:34

FPGA核心板上没有232通信模块，怎么调试rs232通信？

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• Mosking 2019-07-15 20:34

IP内核时钟设定与原理图模块不符合，是怎么回事？

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• jf_45460142 2019-07-15 20:34

运用FPGA设计远离报警系统，有什么思路？

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• 一只EE 2019-07-15 20:34

矩阵键盘按键输入多位数的显示问题

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• Mosking 2019-07-15 20:34

工程编译后，TimeQuest Timing Analyzer显示红 {MOD}，是否是错误，需要改正？

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• Mosking 2019-07-15 20:34

FPGA开发板，工程编译后，Timequest timing analyzer显示红 {MOD}，这个是否需要改正？

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• fairyonepiece 2019-07-15 20:34

想用ISE14.7的FIR 5.0的IP核实现希尔伯特变换，变换后的波形有问题

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• Mosking 2019-07-15 20:33

Modelsim仿真出错，怎么改正？

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• ZHANG_111 2019-07-15 20:33

请问怎么用verilog语言实现微分（累减）？

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