TI

CPU的效率

2019-07-18 15:32发布

站内问答 / TI MCU
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比如说FIFO默认的1/2满，接收中断触发，此时触发的中断是不是说接收的数据还没有全部接收完毕，只是收了4位，这样程序还要一直等待数据接收完毕。如果是这样的话，接收中断就占用了大量的程序时间，CPU的效率实在是太低了啊。
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9条回答
yszong
1楼-- · 2019-07-19 17:03
 精彩回答 2  元偷偷看……
yszong
2楼-- · 2019-07-19 18:01

FIFO是为了节约CPU资源设计的，所谓1/2设置的是收到一定数据后，提醒内核的时机。
zhaoxqi
3楼-- · 2019-07-19 22:47
好的，我明天去单位试一下，多谢各位大侠了哈，结贴了先
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