关于OV2640输出数据格式的问题

2019-07-20 00:50发布

原子哥,各位大佬,首先谢谢你们看我的问题~

我想把自己的F4探索板的OV2640的数据输出给FPGA采集,我用的原子提供的示例代码,实验35-摄像头实验的代码. 现在有几个问题.
1. 我自己写了Verilog,发现:
在Vsync为高电平的一个脉冲期间,有800个HREF脉冲. 实际上Vsync为低时HREF没有脉冲产生;

在HREF为高电平的一个脉冲期间,有960个PCLK脉冲. PCLK是一直存在的,但只有HREF为高时才有数据D[7:0]产生.

我看了原子的摄像头实验的PPT文档,800和960与PPT里说的不符,PPT里说每个HREF下应该有1600*2即3200个PCLK,不知道为什么.

2. PPT提到在行内扫描时,每两个PCLK完成一个像素,低字节在前,高字节在后.
“低字节在前,高字节在后”到底是什么意思?或者说,第一个PCLK的D[7:0]和第二个PCLK的D[7:0]与RGB565的16个bit是怎么对应的?
按照OV2640的datasheet里对像素安排的描述, 是不是这样:
第一个PCLK下的低字节D[7:0]里的[7:3]对应B[4:0],
                                                [2:0]对应G[5:3];
第二个PCLK下的高字节D[7:0]里的[7:5]对应G[2:0],
                                                 [4:0]对应R[4:0];

3. 而且,按照OV2640的datasheet,它输出是第一行应该是像素1的BG,像素2的BG,像素3的BG....
然后第二行像素1的GR,像素2的GR,像素3的GR....
这么个输出方法下应该是第1个PCLK第481个PCLK对应第1个像素啊,怎么又变成第1个和第2个PCLK这种相邻的两个PCLK对应1个像素了呢?一头雾水。。。





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11条回答
momoxinduo
1楼-- · 2019-07-20 03:44
 精彩回答 2  元偷偷看……
正点原子
2楼-- · 2019-07-20 05:17
帮顶
momoxinduo
3楼-- · 2019-07-20 10:02
 精彩回答 2  元偷偷看……
momoxinduo
4楼-- · 2019-07-20 12:45
 精彩回答 2  元偷偷看……
momoxinduo
5楼-- · 2019-07-20 17:03
@正点原子

原子哥,能加个精不?

还有,我测了,在你们的F4探索者板的OV2640配置下,OV2640输出每一个Vsync下有800个HREF,每个HREF下是960个PCLK,也就是你们的OV2640输出实际上是800(Line)*480(Column)的.
正点原子
6楼-- · 2019-07-20 21:24
momoxinduo 发表于 2018-4-13 17:19
@正点原子

原子哥,能加个精不?

可以。
我们例程的图像输出尺寸,是自动设置的,根据LCD的大小。

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