楼主打算用内部时钟HSI（16MHz）经过分频倍频后输出PLLLCLK，PLLCLK用于系统时钟。标准库函数，可以使得SYSCLK最大达到151MHz，不然总是会出现硬件故障或者是别的问题。能够达到的数值：145MHz比较稳定，最稳定的是140MHz，小肯定是没有问题的。达不到180MHz（理论上F427VIT6可以达到），我想的是可能芯片质量不太好，毕竟在某宝买的。但是奇怪的来了，我用STM32CubeMX生成的工程，最大的频率只能够达到125MHz，偶尔达到129MHz，这就很纳闷啊，明明硬件都一样。那就debug啊，调试。 进入    然后我就在时钟设置函数里面加入断点进去看哪里有问题，结果在这卡住了 ，时钟设置参数在这修改 参数在250以下，程序正常运行，要是设置成300（也就是STYSCLK150MHz），就是硬件错误。现在就是想明白 为什么两个库还不一样，虽然频率都达不到180MHz，但是至少两个库应该一样吧。求解答！！！！感谢。