[stm32f429]有一个引脚叠加了一个外部时钟信号是怎么回事？ - 平头弟

[stm32f429]有一个引脚叠加了一个外部时钟信号是怎么回事？

2019-07-20 18:18发布

站内问答 / STM32/STM8

17228 2

是这样的，在调试过程中发现，有一个引脚会叠加一个外部时钟信号（20MHz）,这个引脚与外部时钟引脚相邻，有测过，2个脚并没有短路。
这是怎么回事？

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2条回答

1楼-- · 2019-07-20 19:56

2楼-- · 2019-07-20 23:15

信号线离得近，常有的情况，

关键看耦合的幅度。

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