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PLL倍频原理

2019-07-24 15:37发布

站内问答 / TI MCU
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很早以前就在用PLL但一直没有深入的去研究，之前一直以分频的概念去理解倍频所以有很多想不明白的地方。其实是PLL里的VCO在起作用，VCO是压控震荡器的缩写，它可以在一定范围内输出任意频率的信号，输出频率是由输入电压决定的。所以PLL输出时钟并不是由输入时钟真正倍频得来的，而是由VCO模块输出  
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4条回答
狼牙0354
1楼-- · 2019-07-24 21:02
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，是一种基于输入信号与输出信号反馈给震荡控制器的信号之间相位差的闭环频率控制系统。
基本原理如下
输入信号－> 鉴相器 －> 环路滤波器 －> 压控振荡器－> 输出信号
  |————————————————————————————|
鉴相器检测参考时钟与反馈时钟之间的频率差以及相位差并产生一个“up”或者“down”的控制信号，这个控制信号表征着反馈信号是超前还是滞后于参考时钟，这两种不同的控制信号决定了压控振荡器是需要提高频率或者降低频率

狼牙0354
2楼-- · 2019-07-25 02:53
 精彩回答 2  元偷偷看……
狼牙0354
3楼-- · 2019-07-25 07:33
但说到这里好像还没有提到倍频的原理，事实上在反馈回路上会插入一个除法器（M），这里就是软件上需要配置的倍频数的部分。一般情况下输入信号同样可以对其进行分频，然后再送入PLL进行倍频
输入信号－> 鉴相器 －> 环路滤波器 －> 压控振荡器－> 输出信号
  |———————反馈回路除法器（M倍频）———————|
Fref = Fin/N   （输入频率N分频）
Fvco = Fref * M （PLL倍频）
狼牙0354
4楼-- · 2019-07-25 11:17
自己顶下吧

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