TI

DSP和FPGA的时钟信号如何产生？

2019-07-28 17:25发布

站内问答 / TI MCU
6641 17 1592
我做的一个基于DSP的系统中，DSP做主处理器，控制着整个系统，包括信号处理，整体调度等；选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率，FPGA需要25M或一下的时钟输入。

我的问题是DSP和FPGA的时钟信号如何产生？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
17条回答
jiahy
1楼-- · 2019-07-29 15:29
 精彩回答 2  元偷偷看……
jiahy
2楼-- · 2019-07-29 19:49
单一时钟信号时,选择晶体时钟电路;
jlyuan
3楼-- · 2019-07-29 21:39
多个同频时钟信号时,选择晶振;
jlyuan
4楼-- · 2019-07-30 00:48
尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性
yszong
5楼-- · 2019-07-30 01:35
C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路;
yszong
6楼-- · 2019-07-30 06:43
 精彩回答 2  元偷偷看……
上一页 1 2 3 下一页

一周热门 更多>

相关文章