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建立时间与保持时间
2019-03-25 07:11
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站内问答
/
FPGA
4941
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如图,建立时间和保持时间都是针对的时钟沿,如图所示,时钟沿有一个上升的过程,图中虚线与clk上升沿的交点是什么?幅值的50%?还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点?
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3条回答
maychang
1楼-- · 2019-03-25 11:40
< / 脉冲上升沿是从脉冲稳定值的10%达到90%所需要的时间。图中clk建立到输出Q稳定,是输出延迟时间。
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郝旭帅
2楼-- · 2019-03-25 14:28
我感觉clk的上升时间一般会比较小,一般这个时间可以忽略不计。直接看成一个直上直下的就可以了。另外在做设计的时候,肯定留有的建立和保持的余量会比较大,否则设计可能就会出问题。所以这个上升时间一般就忽略不计了。另外在FPGA中,还可以规定时钟的抖动性。抖动的时间规定了以后,感觉这个上升时间可能就更不重要了吧。这些都是我自己猜的,对不对,不负责任哈哈哈。
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chunyang
3楼-- · 2019-03-25 16:57
与虚线的交点为逻辑1的门限电平,不过不必关心这点,因为该点并非常数,而是跟器件的离散性有关,甚至跟温度有关,只需关心Tsu、Th等手册所载参数即可。
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