Verilog的for循环的相关问题-第2页回答

Verilog的for循环的相关问题

2019-03-25 07:12发布

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在书上看到，“for循环更多的表示为根据循环次数来复制一个电路”。那么我现在有一个问题，for循环的次数是一个input型的参数(位宽已知,具体是多少是由输入决定的)。这样可以被综合吗？
此帖出自小平头技术问答

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8条回答

1楼-- · 2019-03-26 12:10

同意楼上说的，这个输入的循环次数要固定吧，不然综合电路会有问题。

2楼-- · 2019-03-26 16:13

楼主是按C ,C++等程序语言去理解FPGA了. FPGA是要生成具体电路的, 不定数量的循环综合器也不知道生成多少个, 所以不行.