求助：verilog的ODDR2使用问题

2019-03-25 07:13发布

站内问答 / FPGA
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如题，使用ODDR2的时候遇到报错Pack:2530 - The dual data rate register "fifo_up/ODDR2_inst" failed to
   join an OLOGIC component as required.求强人解惑 此帖出自小平头技术问答
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5条回答
laokai
1楼-- · 2019-03-25 15:40
< / 看看位宽对不
kuaileqisi
2楼-- · 2019-03-25 20:39
我用来处理时钟的...跟位宽没关系...这个问题我解决了，因为我用了时钟管理的IPcore，去了就好了，但是我还是不明白为什么会出现这个错误，求解答
younever
3楼-- · 2019-03-25 21:23
 精彩回答 2  元偷偷看……
eeleader
4楼-- · 2019-03-26 02:25

真是没看懂，你用的NIOS工程吗？

willago11
5楼-- · 2019-03-26 07:32
我也遇到了类似问题，不过我是IDDR，它说我无法使用ILOGIC，应该是前一模块输入输出的问题，去掉DCM正常，DCM的时钟输出像是输入输出，我打算用更严谨的VHDL+原语试下

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