2019-03-25 07:15发布
chenbingjy 发表于 2018-4-12 08:41 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_AR ...
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头文件
实体(输入输出)
说明中(其他模块元件、连接信号)
操作:例化和process.
你就看作先描述封装、后描述元件和信号信号线,后面begin就是连线
VHDL很好看的,先是头文件,unsigned是用于+-运算、arith用于文本读写.
实体:就是你要做的模块的输入输出
说明:元件(其他模块)、信号,你的例子里没用到其他模块。
bgin部分:process(敏感变量)根据变量赋值,信号用<=,例化:连接信号到其他元件
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