用verilog hdl编写的19位计数器的testbench如何编写？

2019-03-25 07:16发布

modulecounter(inclk,rst_n,en,out);
input inclk,rst_n,en;
output[18:0] out;
reg[18:0] out,value_r;
always @(posedge inclk ornegedge rst_n)
  if(～rst_n) value_r<=19'b0;
  else
  if(en)
begin
value_r<=value_r+19'h1;
end
  else
  if(!en)
begin
out<=value_r;
value_r<=0;
end
initial value_r<=0;endmodule
以上为该计数器的源程序。
谢谢。
自己尝试了好多遍编写testbench，总是有问题。

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