verilog程序仿真的问题

2019-03-25 07:16发布

我正在学FPGA，正在看夏宇闻老师的verilog书。书中第四章讲运算符。我照着写了个程序，如下：module t4_1(out,a);
input a;
output out;
reg[3:0] start,result;
initial
begin;
start=1;
result=(start<<2);
end
endmodule
本来书上不是这样，没有参数。可是通不过编译，我就加了输入a和输出out。这样倒是通过编译了，可是我想仿真看看start,result的值，可是不成功，运行仿真，我加的两个数都不变。我是想像C语言那样学verilog，写一段程序，仿真一下，看看结果。请问高手，向类似的程序怎么仿真啊？谢谢！
此帖出自小平头技术问答

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