< / testbench文件：`timescale 1ns/1ns `define clock_period 20 module jp4x4_tb; reg[3:0]kbcol; reg clk,start;  wire[3:0]kbrow; wire[6:0]seg7_out; wire[7:0]scan;  jp4x4 uo(         .kbrow(kbrow),                   .seg7_out(seg7_out),                   .scan(scan),                   .clk(clk),                   .start(start),                   .kbcol(kbcol)         ); initial clk = 1'b1; always #(`clock_period/2) clk = ~clk;  initial begin           start = 1'b0;kbcol[0] =1'b0;kbcol[1] =1'b0;kbcol[2] =1'b0;kbcol[3] =1'b0;                     #(`clock_period);                     start = 1'b1;kbcol[0] =1'b1;kbcol[1] =1'b0;kbcol[2] =1'b0;kbcol[3] =1'b0;                     #(`clock_period);                     start = 1'b1;kbcol[0] =1'b0;kbcol[1] =1'b1;kbcol[2] =1'b0;kbcol[3] =1'b0;                     #(`clock_period);                     start = 1'b1;kbcol[0] =1'b0;kbcol[1] =1'b0;kbcol[2] =1'b1;kbcol[3] =1'b0;                          #(`clock_period);                     start = 1'b1;kbcol[0] =1'b0;kbcol[1] =1'b0;kbcol[2] =1'b0;kbcol[3] =1'b1;                     #(`clock_period*4);                     $stop;                   end  endmodule