用VHDL语言编写CPL程序,编译时出现下述错误,请高手指导一下,该如何修改,不胜感激

2019-03-25 07:18发布

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3条回答
ybbrdfxk0922
1楼-- · 2019-03-25 16:06
< / 感觉像是数据位宽不一样。一个4bit的,一个7bit的。
zimiaoxinghan
2楼-- · 2019-03-25 19:45
ybbrdfxk0922 发表于 2017-11-26 10:12
感觉像是数据位宽不一样。一个4bit的,一个7bit的。

对于程序里的语句,是保持了位宽一致,才能I/O口的传递吧,请详细说明一下吗??
kun9shengwei
3楼-- · 2019-03-25 20:31
对的,必须保持数据位宽一致时才可以传输数据

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