xilinx LVDS输入差分摆幅

2019-03-25 07:18发布

站内问答 / FPGA
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ZYNQ手册中LVDS的输入差分摆幅为100mV-600mV，所选的PHY芯片的SGMII接口的输出差分摆幅是700mV-1200mV，请问可以用这个PHY芯片呢，这里需要怎么处理呢？

此帖出自小平头技术问答
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1条回答
ienglgge
1楼-- · 2019-03-25 10:01
< / 你可以在lvds信号上串联两个电阻试试。阻值不要太大。看看FPGA能否正确识别。稍微控制一下摆幅。能否找到合适的阻值，使信号识别稳定，幅度也能达到FPGA的要求。

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