quartus 2中FPGA系统层次设计问题

2019-03-25 07:19发布

用verilog编写的module生成了原理图模块，将原理图模块加入到工程中，如果对应的verilog程序发生修改并保存，而没有同步到工程中的原理图模块中，那这种情况是不是会出错，或者修改的功能不会综合到最后工程中？刚刚开始学，对这块不是很明白，有没有懂得大佬，求帮助此帖出自小平头技术问答

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