2 平台总体设计
　　2．1 平台硬件结构设计
　　通信侦察信号分析属于非合作通信环境下的信号处理，其宽频带、多调制方式、多信号的特点要求信号处理平台中的处理器具有高性能的处理能力外，还应具备较强的通用性、灵活性。随着大规模可编程器件的发展，采用DSP芯片和可编程逻辑器件相结合的信号处理平台显示出其优越性。采用这种结构的信号处理平台的最大特点是结构灵活，有较强的通用性，适合于模块化设计，从而能够提高算法效率；同时开发周期较短，平台易于维护和扩展，特别适合于实时信号处理。近些年，更多的实时信息处理平台采用了FPGA+DSP的结构，FPGA和DSP协作发挥各自的长处，低层的预处理算法处理的数据量大，对处理速度要求高，但运算结构相对比较简单，适合于用FP～GA进行硬件实现，这样能兼顾速度及灵活性；高层处理算法的特点是处理的数据量较低层算法少，但算法的结构复杂，适合于用运算速度高，寻址方式灵活，通信机制强的DSP 芯片来实现。
　　根据灵巧干扰平台功能要求，平台硬件结构如图2所示。

　FPGA与DSP主要通过共享EMIF总线上的存储空间进行数据交换。存储器包括：共128 MB的SDRAM，512 KB的SBSRAM，8 MB的非易失FLASH，它将大大提高数字信号的传输与处理速度。DSP外部总线EMIF各种存储器及设备资源分配如下：CE0(SDRAM)，CE1 (FLASH)，CE2(SRAM)，CE3(FPGA)。资源分配由FPGA和DSP依靠申请总线决定，因此可以通过重新编程加以修改。对于C671 3来说，EMIF总线为32位，时钟最高为100 MHz，因此总线的数据吞吐率最高为400 MB／s。为了提高总线效率，设计中FPGA与DSP都可以独立访问：EMIF总线上的存储空间，但不能同时访问。FPGA作为EMIF总线设备之一，与 SDRAM，SB-SRAM共享数据与地址总线。同时，FPGA也是EMIF总线主设备之一，与DSP共同管理EMIF总线。也就是说，FPGA也可以主动发起访问SDRAM，SBSRAM。因此，FPGA与DSP共享EMIF总线上所有的存储空间。在默认状态下，由DSP管理EMIF总线。FPGA通过使能HOLD控制线向DSP申请总线，DSP在处理完当前任务后，响应请求，以HOLDA控制线使能作为回应，并将自己所有EMIF管脚置为高阻。这时， FP-GA就可以接管EMIF总线，进行相应的操作。FPGA与DSP进行数据交换的另一种方式是通过HPI(主机口)。TM$320C6713的HPI 是一个16 b宽的并行端口。FPGA作为HPI主设备与DSP的HPI相连，掌管着该端口的主控权，通过HPI直接访问TMS320(26713的存储空间和外围设备。

　　2．2 平台软件设计

　　本设计中，FPGA不仅需要与DSP协同工作，完成对侦察信号的处理，同时负责对整个平台的控制。信号处理板上与FPGA通讯的接口有：AD／DDC接口、DA／DUC接口、DSP接口、RAM(SRAM／SDRAM)接口及CPCI接口。 FPGA要实现与这些接口的通讯，并协调各接口之间的工作时序，调度各接口之间的数据流向。

　　基于FPGA的控制软件主要完成以下功能：

　　(1)程序加载

　　程序加载分为FPGA的程序加载和DSP的程序加载。FPGA的程序加载是指通过PCI总线来给FPGA加载程序。其加载路径为：上位机→PCI总线 →FP-GA。DSP的程序加载是指通过HPI来给DSP加载信号处理程序。其加载路径为：上位机→PCI总线→FP-GA→HPI口→DSP。

　　(2)ADC(DDC)数据采集与存储

　　此过程是指FPGA把ADC(DDC)数据采集并保存在外部存储器(SDRAM或SRAM)中以备FPGA和DSP处理的过程。其数据流路径为：外部数据源→ADC→DDC(只进行ADC时DDC省略)→FPGA→SDRAM或SRAM。

　　(3)数据的DMA操作

　　DMA用于实现上位机对外部存储器(SDRAM或SRAM)的数据读写功能。DMA读的数据流路径是：外部存储器→FPGA→DMA→上位机→二进制文件。DMA发的数据流路径是：上位机→DMA→FPGA→SDRAM。

　　(4)配置DDC和DUC
　　此过程是把DDC和DUC配置文件通过FPGA配置到AD6636和GC5016中。其配置路径为：上位机→PCI总线→FPGA→DDC或DUC。
　　软件设计采用Verilog硬件描述语言和模块化设计，结构如图4所示。

　　图4中，reg_proc模块是软件控制的核心部分。通过定义内部寄存器接收上位机的控制字，给各模块发出控制信息；pci_infe是FPGA与PCI 总线的接口模块，实现平台与上位机的信号交互；FPGA通过HPI口对DSP的程序加载，由hpi_infe模块实现；adc_infe和dac infe实现数据的A／D输入和D／A输出功能；ddc_config和duc_config完成对DDC及DUC芯片的配置；ram_ctrl模块实现 FPGA对存储器的读写功能，包括SRAM和SDRAM的子模块程序。此外，程序还设计了时钟管理模块clk_manage，用于产生全局时钟及复位信号。

　　3 试验验证
　　为了验证平台能否在程序控制下正确工作，本文编写了工作于DSP的8 192点FFT验证程序，实现对输入信号的FFT变换。
　　试验中设置DDC为70 MHz混频，DUC 70 MHz中频输出，输入信号为75 MHz正弦波。在FPGA／DSP程序加载和DDC／DUC配置完成后，首先进行ADC数据采集，把采集得到的数据存储到SRAM中，DSP与SRAM进行数据交互并在DSP中完成8 192点的FFT运算，计算结果保存于SDRAM中，经DMA方式读取到上位机硬盘形成二进制文件。同时将混频后的5 MHz单频信号从SRAM读出上变频到70 MHz输出。试验结果如图5、图6所示。