Qsys系统采用NiosII与自定义AvalonMM slave接口生成的系统没人reset输入口？

2019-03-25 07:23发布

站内问答 / FPGA
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自定义了一个求两个数字a，b的最大公约数的硬件算法，然后用avalon MM 从设备接口连接到Qsys系统上，
系统包括了：
一个clk核，
一个Nios II standard核
一个DDR2控制器
一个sysID核
一个JtagUART核

以及 一个自定义的求最大公约数核。如下图所示
QQ截图20170906103944.jpg

连接完成之后，生成Verilog以及bsf文件  都没有reset输入（如下图），求解这是为什么，我记得原来是好好的。
QQ截图20170906103159.jpg

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2条回答
bjhyyq
1楼-- · 2019-03-25 09:33
< / 小白路过
zpccx
2楼-- · 2019-03-25 13:48
没有人知道吗？自己顶一下

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