我正在学习用FPGA来控flash，看到flash的datasheet同步读时序如下图所示：

我的问题是，在flash输出数据时，数据没有和dqs的上升沿或下降沿对齐，但和clk的沿对齐的，我可以用clk来采数吗？
但是在datasheet的末尾又看到synchronous interface timing diagram（同步接口时序）里又看到这样的下图的示例：

这是read page的同步示例，为什么这里的dqs和clk又同频同相了？上图明明是同频异相的，我到底该按哪个来编程，有点糊涂了。
大家帮帮忙，谢谢了！
此帖出自小平头技术问答