< / 小弟想秒分时都写个模块然后最后接起来构成数字钟，上面的是秒的模块连接

杭州康芯小马 发表于 2017-8-12 09:27
找不到源文件，这个需要在软件assignment--》setting-->File中添加这些文件，连线好再编译。

嗯谢谢大神 但是这个又是怎么回事

杭州康芯小马 发表于 2017-8-12 09:27
找不到源文件，这个需要在软件assignment--》setting-->File中添加这些文件，连线好再编译。

这是VHDL代码
module cnt6(clr,clk,cnt,out);
input clr,clk;
output[3:0] out;
output cnt;
reg[3:0] out;
reg cnt;
always @(posedge clk or posedge clr)
begin
if(clr)
begin out=4'b0000;cnt=0;end
else if(out==4'b0110)
begin out=4'b0000;cnt=1;end
else
begin cnt=0;out=out+1;end
end
endmodule


module cnt10(clr,clk,cnt,out);
input clr,clk;
output[3:0] out;
output cnt;
reg[3:0] out;
reg cnt;
always @(posedge clk or posedge clr)
begin
if(clr)
begin out=4'b0000;cnt=0;end
else if(out==4'b1010)
begin out=4'b0000;cnt=1;end
else
begin cnt=0;out=out+1;end
end
endmodule

module DISPLAY(a,q);
output[7:0] q;
input[3:0] a;
reg[7:0] q;
always @(a)
begin
case(a)
4'b0000:q<=8'b00111111;
4'b0001:q<=8'b00000110;
4'b0010:q<=8'b01011011;
4'b0011:q<=8'b01001111;
4'b0100:q<=8'b01101101;
4'b0101:q<=8'b01101101;
4'b0110:q<=8'b01111101;
4'b0111:q<=8'b00000111;
4'b1000:q<=8'b01111111;
4'b1001:q<=8'b01101111;
endcase
end
endmodule