这个verilog语句用VHDL怎么写？

2019-03-25 07:24发布

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assign sync= ({din, rx_sync[6:1]} == 7'b010_1101);
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2条回答

1楼-- · 2019-03-25 11:58

精彩回答 2 元偷偷看……

2楼-- · 2019-03-25 14:15

sync <= '1' when ((din & rx_sync（6 downto 1）) == B"0101101") else '0';