做FPGA设计有必要学习SystemVerilog?

2019-03-25 07:24发布

目前只会Verilog语言,但是看到某大型技术公司招聘逻辑硬件工程师的要求 有掌握SystemVerilog

感觉SystemVerilog是做ASIC用的,普通做一些FPGA的嵌入式方向需要学习SystemVerilog吗?

此帖出自小平头技术问答
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5条回答
白丁
1楼-- · 2019-03-25 13:44
< / 做fpga应用的好像没看到有用systemverilog的,倒是做asic验证用这个东西吧,从论坛的帖子啊,资料啊什么的看,几乎没有systemverilog相关的,厂家也没有 推广过这个语言吧
zpccx
2楼-- · 2019-03-25 13:56
白丁 发表于 2017-8-2 20:44
做fpga应用的好像没看到有用systemverilog的,倒是做asic验证用这个东西吧,从论坛的帖子啊,资料啊什么的 ...

我是看到某公司的招聘网站上招聘 硬件技术工程师 逻辑方向 的招聘要求里面写的:

熟悉器件特性(Xilinx、Altera器件等),熟悉常用协议(XAUI、Interlaken、OAM、SDH等); 精通Verilog,SystemVerilog,C等逻辑编程语言; 熟练Vivado、ISE、Quartus等电路后端工具; 熟练vcs、verdi等逻辑仿真工具
OsrisGZY
3楼-- · 2019-03-25 15:23
大家都用verilog,vhdl吧
Protogenoi
4楼-- · 2019-03-25 17:33
 精彩回答 2  元偷偷看……
233323232
5楼-- · 2019-03-25 19:41
华为的招聘吧……

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