Verilog不能合成mos门原语吗？

2019-03-25 07:26发布

站内问答 / FPGA
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如图，在书上看到的一个小例程，然后用quartusii V14.1对其进行综合，显示Verilog不能合成MOS开关门原语。这段代码是在康华光的第五版的数电上看到的啊，为什么不能综合？

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7条回答
低调的路人
1楼-- · 2019-03-25 13:11
< / 如图说明
fengliu8811
2楼-- · 2019-03-25 16:05
平漂流
3楼-- · 2019-03-25 19:19
低调的路人 发表于 2017-6-3 16:28
如图说明

图的出处在哪里，能告诉我吗？
平漂流
4楼-- · 2019-03-25 21:51
 精彩回答 2  元偷偷看……
平漂流
5楼-- · 2019-03-26 02:31
低调的路人 发表于 2017-6-3 16:28
如图说明

看来康华光欺骗了我们
低调的路人
6楼-- · 2019-03-26 06:14
平漂流 发表于 2017-6-4 10:15
看来康华光欺骗了我们

说不定他用的综合软件支持呢，而且一般做为激励好像可以。图是百度文库里面的。
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