quartus中利用LCELL实现时间间隔测量的问题

2019-03-25 07:27发布

请各位帮忙看看,我接触FPGA也就一个多月,时间紧迫,自己整不出来,谢谢了,这个问题应该有很多做过,相关论文很多,但是问题的关键都没有提到!! 问题来源:   想要测量时间t(起始信号与结束信号之间的时间间隔),通过数时钟个数,得到nT(T是时钟周期,譬如说我的时钟脉冲频率200MT=5ns),但是有误差(一个周期之内),ta,tb. 我的工作就是测量tatb 主要的想法就是把tatb再细分,用LCELL来实现细分 我大概测了一下LCELL延时大约520ps左右(其实就是一个查找表,我试了一下DATAD作为输入接口得到的延时)。我要测的时间间隔是5ns以内,用十个LCELL就可以了 ,仿真一下,发现延时不均匀,看了一些东西,说是布线问题,这个我实在不太懂! 其实用十个LCELL得到的延时还可以接受,我试了一下增加到二十个,基本就没法看了。。。。       还碰到一个问题就是我设的200MHZ,发现最终出不来波形,后来又看了很多资料,说是时许问题,我的频率太高,没有满足建立时间的要求,降到100MHZ就可以有输出了。。。 所以现在的问题是,怎么样让延时变均匀?     我不知道怎么把图加上,很晕,可能没说清楚,附件里都有了,请帮忙看看吧。。。或者告诉我应该看什么样的资料,谢谢了。。。。 此帖出自小平头技术问答
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11条回答
zhangdl826
1楼-- · 2019-03-26 01:15
和布局布线有很大关系,最好用布局布线工具查看延时。此外应该观察LCELL延时后的波形,不是D触发器输出波形。附件资料请参考。待一起研究。
lst_hit
2楼-- · 2019-03-26 05:48
Degradation in FPGAs Measurement and Modeling
推荐,这篇文章里就是用Buffer级连测延时的。
话说,楼主用LogicRegion工具了么?
jackileon
3楼-- · 2019-03-26 10:18
话说版主做的咋样了,这也我的毕业论文啊
eeleader
4楼-- · 2019-03-26 14:15
LceLL延时与太多因素有关,所以用它实诅延
时不可靠!
xy131368
5楼-- · 2019-03-26 18:47
楼主,这个问题是怎么解决的?

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