module xc609_in_lvbo(clk_in, pin_n,pin_n_lvbo);//
  input   clk_in,pin_n;
  output reg   pin_n_lvbo;
  reg    [3:0] lvbo_cont;
  always @(posedge clk_in)
     begin
           lvbo_cont={lvbo_cont[2:0],pin_n};
                case(lvbo_cont)
                 4'b1111: pin_n_lvbo<=1'b1;
                 4'b0000: pin_n_lvbo<=1'b0;
                 default: pin_n_lvbo<=pin_n_lvbo;
                 endcase
               
                /*
          if((!(~ lvbo_cont)||( !lvbo_cont )))  //quan 1
            pin_n_lvbo=pin_n;*/
          end
         endmodule

原理是 来一个clk ，寄存器右移，末尾存输入口 ，如果全1或者全0就输出。
请问还能优化吗  要4个 le 脚多资源不够，
还想问下，现在是一个口一个滤波，如果多个口一起滤波是不是更省



此帖出自小平头技术问答