FPGA信号同步问题

2019-03-25 07:32发布

请问论坛里的各位大神,用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时,输出信号的上升沿相对输入上升沿来说有一个周期的抖动,请问这是怎么产生的,该怎么解决?输出信号频率大概100-200M,万分感激!!!
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16条回答
reallmy
1楼-- · 2019-03-25 14:23
< / 输入时钟与输出时钟是不是不是一个时钟!!!!跨时钟域,一个时钟的偏差正常
x282718
2楼-- · 2019-03-25 16:06
reallmy 发表于 2016-9-30 18:14
输入时钟与输出时钟是不是不是一个时钟!!!!跨时钟域,一个时钟的偏差正常

输入是外部给的一个触发信号,输出用的是板子自己的时钟,我想知道这个跨域时钟产生的偏差是怎么产生的?按理说输入信号周期是固定,时钟也是固定,即便初始相位不一样也不会产生这种抖动问题啊!请大神支支招!感激不尽啊!
coyoo
3楼-- · 2019-03-25 22:01
 精彩回答 2  元偷偷看……
x282718
4楼-- · 2019-03-26 03:31
coyoo 发表于 2016-10-9 17:41
输入信号相对板子时钟来说,是一个异步信号。经过板子时钟采样后,该异步信号重新同步于时钟,即输入信号的 ...

额,不好意思大侠,有点不太明白。输入是异步信号没错,但它是不变的,与时钟是不一定同步的吧!现在问题是输入与输出的沿相对不固定。
fgdzypf
5楼-- · 2019-03-26 05:35
可以做到要求输出的脉冲上升沿可以不抖动,但是其输出的脉冲宽度是会抖动变化的。
coyoo
6楼-- · 2019-03-26 09:42
x282718 发表于 2016-10-10 18:44
额,不好意思大侠,有点不太明白。输入是异步信号没错,但它是不变的,与时钟是不一定同步的吧!现在问题 ...

输入输出沿相对不固定就是输入与时钟异步造成的。说白了,就是输入的沿与时钟沿的相位关系是随机的。你所谓的“但它是不变”说法是错误的,谁告诉你“它是不变的”,谁来给你保证?

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