FPGA信号同步问题

2019-03-25 07:32发布

请问论坛里的各位大神,用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时,输出信号的上升沿相对输入上升沿来说有一个周期的抖动,请问这是怎么产生的,该怎么解决?输出信号频率大概100-200M,万分感激!!!
此帖出自小平头技术问答
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16条回答
x282718
1楼-- · 2019-03-26 10:22
fgdzypf 发表于 2016-10-11 07:40
可以做到要求输出的脉冲上升沿可以不抖动,但是其输出的脉冲宽度是会抖动变化的。

你好,请问你怎么做到上升沿不抖动?脉宽抖动变化是多少?可以给个程序看看吗?先谢谢啦!
x282718
2楼-- · 2019-03-26 11:00
coyoo 发表于 2016-10-11 09:42
输入输出沿相对不固定就是输入与时钟异步造成的。说白了,就是输入的沿与时钟沿的相位关系是随机的。你所 ...

不好意思,我的意思是输入信号是周期的,那个沿应该也是相对固定的。我的理解是:输入与时钟相位初始是随机的,但它们不都是周期性的么?经过第一次时钟信号和输入沿产生后,到下一个周期他们的沿不应该也是周期产生的么?怎么会出现下一个沿和前一个沿都不是周期性(多或少一个周期)的了?不知道我这样理解的对不对?谢谢你!
coyoo
3楼-- · 2019-03-26 12:12
 精彩回答 2  元偷偷看……
reallmy
4楼-- · 2019-03-26 13:16
x282718 发表于 2016-10-9 09:04
输入是外部给的一个触发信号,输出用的是板子自己的时钟,我想知道这个跨域时钟产生的偏差是怎么产生的? ...

跨时钟域会有亚稳态的,这个亚稳态可能是0也可能是1,所以肯定会有偏差的!!!你看一下跨时钟域,亚稳态的东西应该就明白了!
如果你能保证本地时钟采样时不会采到外部信号的沿,那就不会有亚稳态了,但是你保证不了,所以肯定就会存在!
简单点说就是沿采沿的时候,你自己想一下,一个沿采另外一个沿,是不是有在前面,在中间,在后面,在中间就是亚稳态!!!!!
reallmy
5楼-- · 2019-03-26 15:58
时钟是有倾斜的,不是理想中的正方形,是梯形!!
x282718
6楼-- · 2019-03-26 19:59
coyoo 发表于 2016-10-12 10:40
举个例子:10M与20M两个时钟相位只有固定的一个关系,那么请问10M与33M的时钟之间的相位关系有多少种呢?

额,我用的都是倍数关系的,时钟100M,外部输入1kHz的

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