FPGA信号同步问题

2019-03-25 07:32发布

请问论坛里的各位大神,用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时,输出信号的上升沿相对输入上升沿来说有一个周期的抖动,请问这是怎么产生的,该怎么解决?输出信号频率大概100-200M,万分感激!!!
此帖出自小平头技术问答
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16条回答
x282718
1楼-- · 2019-03-27 01:37
reallmy 发表于 2016-10-12 18:49
时钟是有倾斜的,不是理想中的正方形,是梯形!!

快速的时钟应该是接近正弦信号了吧?
x282718
2楼-- · 2019-03-27 02:31
reallmy 发表于 2016-10-12 18:48
跨时钟域会有亚稳态的,这个亚稳态可能是0也可能是1,所以肯定会有偏差的!!!你看一下跨时钟域,亚稳态 ...

嗯,听懂你的意思了,好像是这么回事,那这样子的话,要实现输入输出信号同步就必定有抖动问题了咯?
reallmy
3楼-- · 2019-03-27 07:07
 精彩回答 2  元偷偷看……
x282718
4楼-- · 2019-03-27 08:25
reallmy 发表于 2016-10-15 16:33
这个不是抖动,这是跨时钟域,正常现象!!!!不知道你说的同步要到什么程度,如果一个周期都不能差,那 ...

我要用的是信号的上升沿,所以同步要求就是输入输出上升沿相对来说不能动,输出脉宽允许有误差。

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