verilog语法小问题

2019-03-25 07:34发布

站内问答 / FPGA
6070 4 1516
input a;
output [7:0] b;

wire a;
reg [7:0] b;

//////////////////////////////////////////

input wire a;
output reg [7:0] b;


这两种语法有区别吗? 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
4条回答
eeleader
1楼-- · 2019-03-25 17:44
< / 功能上应该是一样的。后面这种方法显得比较累赘
jjkwz
2楼-- · 2019-03-25 23:15
二者的意思是一样的，只是第二种说法比第一种说法要简单，但是可能刚接触的朋友还是习惯于第一种书写方法，呵呵，因人而异，不碍事的，不碍事的！
无罪之宾
3楼-- · 2019-03-25 23:56
5525
4楼-- · 2019-03-26 01:02
楼主，
后面这种写法挺好的。

如果 把输入输出 命名用大写就更好了，
一般内部的定义用小写定义

一周热门 更多>

相关问题