ISE VHDL 地址差的太远，RAM反应不过来

2019-03-25 07:34发布

站内问答 / FPGA
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二分图最短路径算法，需要不断的对2个矩阵几何乘，几何加，然后把结果写入新的矩阵。9个节点需要重复5次，涉及7个矩阵。

再读取完2个矩阵后需要读取另外2个的时候，FSM已经输入了新地址，但RAM 先是输出一串红UUUUUUU，之后才是正确的数据，这样以来时序全乱了。

我分析是地址空间距离太远的结果，但并不确定。

请问这是地址的问题吗？除了改地址，还有别的办法吗？

[ 本帖最后由 timdong 于 2012-12-13 06:51 编辑 ] 此帖出自小平头技术问答
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3条回答
timdong
1楼-- · 2019-03-25 18:14
 精彩回答 2  元偷偷看……
eeleader
2楼-- · 2019-03-25 20:13
估计与你应用相关
5525
3楼-- · 2019-03-26 02:10
RAMB4_S8
port (DI     : in STD_LOGIC_VECTOR (7 downto 0);
      EN     : in STD_ULOGIC;
      WE     : in STD_ULOGIC;
      RST    : in STD_ULOGIC;
      CLK    : in STD_ULOGIC;
      ADDR   : in STD_LOGIC_VECTOR (8 downto 0);
      DO     : out STD_LOGIC_VECTOR (7 downto 0)
);
RAM 就是 一个100% 从设备，

指定数据，地址，写使能，数据就写进去

指定地址，读使能（这个不一定需要，但是自己什么时候需要数据要自己控制好）
如果RAM出读数据延时是一个钟，就把读使能延时1个钟，得到的就是 读数据有效信号。

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