< / datain [8*i+7:8*i]， 这个编译过不去。
先load 到32bit, 再做个count, 用case 选，就得到8bit数据，
再写8bit数据。画个时序吧。

reg [7:0] mun;
reg [31:0]dat[0:47];
out [7:0]dat_pin;

{
    mun <= mun+1'd1;
    dat_pin <= (dat[mun])[7:0];
   dat_pin <= (dat[mun])[15:8];
   dat_pin <= (dat[mun])[23:16];
   dat_pin <= (dat[mun])[31:24];
}


我也是初学者,以上只是思路,不保证源码是对的,欢迎指点

mkkop 发表于 2016-5-22 08:07
reg [7:0] mun;
reg [31:0]dat[0:47];
out [7:0]dat_pin;

{
    mun

reg [31:0]dat[0:47];
一般FPGA里面，不这样定义存储空间，而是直接调用core.
只要在FIFO写入前，做一个 32bit 到 8bit 的装换即可。