PLL使用出错

2019-03-25 07:37发布

站内问答 / FPGA
5797 6 1068
求指教，Error: Clock input port inclk[0] of PLL "pll:inst243|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
        Info: Input port INCLK[0] of node "pll:inst243|altpll:altpll_component|pll" is driven by cic:inst170|clkout which is REGOUT output port of Register cell type node cic:inst170|clkout
此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
6条回答
zhenpeng25
1楼-- · 2019-03-25 15:19
< / Error: Clock input port inclk[0] of PLL "pll2:inst73|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block         Info: Input port INCLK[0] of node "pll2:inst73|altpll:altpll_component|pll" is driven by clkopt:inst57|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst57|Mux0
zhenpeng25
2楼-- · 2019-03-25 16:19
还是没解决，求指教。。。。。。
十字星1986
3楼-- · 2019-03-25 22:12
输入时钟不能使其他pll分频过的   最好就是找晶振引入的io做pll的输入
枫叶知秋
4楼-- · 2019-03-26 02:55
输入的时钟不能用在其它模块。。
jp652rubyxg
5楼-- · 2019-03-26 04:11
 精彩回答 2  元偷偷看……
5525
6楼-- · 2019-03-26 07:13
时钟，重要性不多说。

Error: Clock input port inclk[0] of PLL "pll2:inst73|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block        
1.说时钟要直接从pin过来，没有必要取反。
2.说PLL的输入可以是其他PLL的输出，

Info: Input port INCLK[0] of node "pll2:inst73|altpll:altpll_component|pll" is driven by clkopt:inst57|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst57|Mux0
1.说时钟的输入不能是组合逻辑

一周热门 更多>

相关问题